摘要：隨著FPGA的設(shè)計速度、尺寸和復雜度明顯增長，在整個設(shè)計流程中的實時驗證和調(diào)試部分成為當前FPGA系統(tǒng)的關(guān)鍵部分。獲得FPGA內(nèi)部信號有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計調(diào)試和檢驗變成設(shè)計周期中最困難的流程。本文重點介紹在調(diào)試FPGA系統(tǒng)時遇到的問題及有助于提高調(diào)試效率的技術(shù)，通過邏輯分析儀配合FPGA View軟件快速有效的觀測FPGA內(nèi)部節(jié)點信號。最后提供了FPGA具體的調(diào)試過程和方法。

引言

隨著FPGA的設(shè)計速度、尺寸和復雜度明顯增長，使得整個設(shè)計流程中的實時驗證和調(diào)試成為當前FPGA系統(tǒng)的關(guān)鍵部分。獲得FPGA內(nèi)部信號有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計調(diào)試和檢驗變成設(shè)計周期中最困難的流程。另一方面，幾乎當前所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展，F(xiàn)PGA也不例外，每一條物理鏈路的速度從600Mbps到高達10Gbps，高速I/O的測試和驗證更成為傳統(tǒng)專注于FPGA內(nèi)部邏輯設(shè)計的設(shè)計人員面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設(shè)計人員非常容

易會把絕大部分設(shè)計周期時間放在調(diào)試和檢驗設(shè)計上。

為幫助您完成設(shè)計調(diào)試和檢驗流程，它需要使用新的調(diào)試和測試工具，幫助調(diào)試設(shè)計，同時支持在FPGA上全速運行。

本文重點介紹在調(diào)試FPGA系統(tǒng)時遇到的問題及有助于提高調(diào)試效率的技術(shù)，針對Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。

FPGA設(shè)計流程概述

在FPGA系統(tǒng)設(shè)計完成前，有兩個不同的階段：設(shè)計階段，調(diào)試和檢驗階段(參見圖1)。設(shè)計階段的主要任務(wù)是輸入、仿真和實現(xiàn)。調(diào)試和檢驗階段的主要任務(wù)是檢驗設(shè)計，校正發(fā)現(xiàn)的任何錯誤。

[圖示內(nèi)容：]

Simplify, Leonardo Spectrum, Design Compiler FPGA: Simplify, Leonardo Spectrum, 設(shè)計匯編器FPGA

Vendor Specific Tools: 廠商特定工具

Design Phase: 設(shè)計階段

Entry: 輸入

Synthesis: 綜合

Implementation: 實現(xiàn)

Place: 裝配

Route: 布線

Download to FPGA Device: 下載到FPGA器件

Back Annotation: 反向注釋

Debug Verification Phase: 設(shè)計檢驗階段:

Functional Simulation: 功能仿真

Static Timing Analysis: 靜態(tài)定時分析

Timing Simulation: 定時仿真

In-Circuit Verification: 在線驗證

ILA, SingalTap, Dynamic FPGA Probe, Logic Analyzer: ILA, SingalTapII, 動態(tài)FPGA探頭, 邏輯分析儀