控制邏輯設(shè)計(jì)

CPLD的巨大優(yōu)勢體現(xiàn)在其靈活性，可根據(jù)需要設(shè)計(jì)組合邏輯，減少了分離元件的使用，提高了系統(tǒng)的集成程度及可靠性。對于一般的應(yīng)用采用MAX+plus編輯軟件就可以完成，其界面簡單，所有功能都集成于菜單中，可方便完成設(shè)計(jì)、綜合、仿真、下載的全過程。圖3為是應(yīng)用74LS154對應(yīng)軟核設(shè)計(jì)的PCI接口譯碼電路，從而在CPLD內(nèi)部實(shí)現(xiàn)4-16譯碼。電路圖中可標(biāo)明其用到的管腳，還可根據(jù)需要進(jìn)行配置，以便于外部PCB設(shè)計(jì)的布線優(yōu)化。

應(yīng)用ALTERA公司的硬件開發(fā)語言AHDL及通用的VHDL等硬件描述設(shè)計(jì)語言，能實(shí)現(xiàn)軟核的自主開發(fā)，同時(shí)可實(shí)現(xiàn)同步仿真，驗(yàn)證設(shè)計(jì)的邏輯正確性。以下是一個(gè)數(shù)字分頻器設(shè)計(jì)示例。

SUBDESIGN NDivide

(

clk :INPUT;

clkoutD :OUTPUT;%偶分頻輸出%

BXCOUNTout[3..0] :OUTPUT;

COUNTAOUT[2..0] :OUTPUT;

)

VARIABLE

%偶分頻變量%

COUNTD[3..0] :DFF;%小于16分頻器，偶

數(shù)分頻器%

clkRegD :DFF;

BEGIN

%偶分頻部分%

COUNTD[].clk=!(clk);

clkRegD.d=!clkRegD.q;

clkoutD=clkRegD.q;

IF (COUNTD[].q==1) THEN%根據(jù)分頻數(shù)定，2的n+1分

頻，此處為4分頻，2分頻時(shí)clkRegD.clk=!clk即可%

COUNTD[].d=0;

ELSE

COUNTD[].d=COUNTD[].q+1;

END IF;

clkRegD.clk=COUNTD0.q;

END;