基于FPGA的微電網(wǎng)并網(wǎng)控制器的設(shè)計(jì)與實(shí)現(xiàn)
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采樣電路輸入輸出關(guān)系為：
式中：Data為A／D轉(zhuǎn)換數(shù)值。
3．2 鎖相模塊設(shè)計(jì)
3．2．1 改進(jìn)算法鎖相原理分析
基于同步旋轉(zhuǎn)坐標(biāo)的鎖相算法實(shí)現(xiàn)過程如下，ua，ub，uc為三相對(duì)稱電壓，Um為相電壓峰值，uα，uβ，ud，uq分別為兩相靜止、同步旋轉(zhuǎn)坐標(biāo)系下電壓，θ，θ*分別為電網(wǎng)電壓、鎖相環(huán)輸出的相角。
綜上可知，通過ud／uq即可消除Um帶來的影響。改進(jìn)后的同步坐標(biāo)變換下三相電壓鎖相模型如圖3所示。本文引用地址：http://www.biyoush.com/article/189724.htm
3．2．2 鎖相環(huán)濾波器的設(shè)計(jì)
濾波器的設(shè)計(jì)目標(biāo)是使系統(tǒng)在擾動(dòng)信號(hào)頻率附近快速地衰減，而不對(duì)其他頻率造成衰減，從而使系統(tǒng)具有較高的抗干擾性和良好的動(dòng)態(tài)性能。這里選用陷波器，陷波器可理解為低通濾波器和高通濾波器的級(jí)聯(lián)，其典型傳遞函數(shù)如下：
令ω0=628 rad·s-1，使系統(tǒng)具有良好的動(dòng)態(tài)性能，假設(shè)系統(tǒng)頻率特性曲線在兩倍工頻附近(ω=622～634 rad·s-1)的斜率k≤-40dB／ dec，使系統(tǒng)在擾動(dòng)信號(hào)附近快速衰減，即|G(jω)|≤0．01。可得m≥0．96，取m=0．96，綜上可得濾波器傳遞函數(shù)為：
3．2．3 鎖相環(huán)PI參數(shù)的設(shè)計(jì)
系統(tǒng)的開環(huán)傳遞函數(shù)為：
假定系統(tǒng)的總調(diào)節(jié)時(shí)間大于10倍陷波器的調(diào)節(jié)時(shí)間，則陷波器的傳遞函數(shù)可近似為1，系統(tǒng)開環(huán)傳遞函數(shù)進(jìn)一步簡(jiǎn)化為：
對(duì)照典型二階系統(tǒng)可得：
。令ξ=0．8，陷波器時(shí)間常數(shù)ts1≈10／(mω0)，根據(jù)假定PI調(diào)節(jié)器時(shí)間常數(shù)為陷波器的10倍，即ts=5／(ξωn)=10ts1，kp=mω0／10≈60．3，τ=40ξ2／(mω0)≈0．04。
評(píng)論