摘要：基于SRAM的FPGA由于其可編程、可升級的特性，被廣泛應用于現(xiàn)代通信系統(tǒng)中。由于其易失性，每次上電后都需要重新對FPGA進行加載。隨著通信系統(tǒng)復雜度的提高，FPGA配置文件越來越大，加載時間越來越長，嚴重影響系統(tǒng)的啟動時同。為了提高FPGA的加載效率，在此提出一種通過CPLD進行FPGA串行加載的方案。通過驗證，該方法既能能提高FPGA加載效率，又能節(jié)省CPU和FPGA的GIPO管腳，降低系統(tǒng)啟動時間，非常適用于現(xiàn)代復雜通信系統(tǒng)。
關鍵詞：CPLD；CPU；FPGA加載；PS加載

0 引言
現(xiàn)代通信技術發(fā)展日新月異，通信系統(tǒng)必須具備良好的可升級能力以適應時代的發(fā)展。現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)由于同時具備硬件電路高速運行和軟件可編程的雙重優(yōu)點，被廣泛應用于通信領域中。FPGA在上電后，需要加載配置文件對內部各功能模塊進行初始化，而配置文件加載的效率直接影響系統(tǒng)的初始化時間。因此如何設計一種高效的FPGA加載方案，是通信系統(tǒng)設計中的一個重要環(huán)節(jié)。
文獻的加載方案采用外部專用的E2PROM器件存儲配置文件，并在上電后由FPGA控制整個加載過程。這種主動加載的配置方式需要專門的外部存儲芯片，使用面窄，無法實現(xiàn)靈活的在線升級，并且由于EEPROM的容量有限，只能用于加載一些小的FPGA邏輯文件。文獻提出采用CPU外掛FLASH存儲配置文件，采用通用輸入／輸出(General Purpose Input／Output，CPU GPIO)管脾模擬被動串行(Passive Serial，PS)加載時序進行配置文件加載的方案，然而這種方案需要占用CPU寶貴的GPIO資源，雖然采用PS方式加載可以節(jié)省一定的管腳，但是由于CPU沒有專門的PS加載控制器，必須通過軟件控制GPIO來模擬PS加載的時序，對于軟件最普遍使用的C語言，每一步操作都需要數(shù)條指令，耗費時間。對于有多個FPGA，要求遠程升級，且對配置速度要求高的大型系統(tǒng)來說，這樣的加載時間是無法忍受的。
本文介紹了一種基于CPLD加載FPGA的方案：FPGA配置文件被存放在CPU外掛的FLASH存儲器中，加載時由CPU將配置文件讀出，再通過連接CPLD的Local Bus總線將數(shù)據以并行方式送給CPLD，CPLD利用速度較高的時鐘將數(shù)據串行送入FPGA。該方案既可以節(jié)省CPU和FPGA的管腳，又可以實現(xiàn)FPGA在線快速加載。

1 FPGA及其加載方式介紹
FPGA是一種可編程器件，用戶可通過軟件手段配置FPGA器件內部的連接結構和邏輯單元，完成所需的數(shù)字電路功能。目前市場上有三種基本的FPGA編程技術：SRAM，反熔絲和FLASH。其中基于SRAM的FPGA由于其速度快且具有可重編程能力，是目前應用最廣泛的一種。但是這種FPGA是易失性的，每次掉電后，F(xiàn)PGA恢復白片，內部邏輯消失，上電時需要重新為FPGA加載配置數(shù)據。
大部分FPGA的加載方式都可以分為主動加載和被動加載。主動加載和被動加載最大的區(qū)別在于加載過程是由誰來控制，主動加載的加載過程是由FPGA自身控制，F(xiàn)PGA主動從外部存儲器中讀取邏輯信息來為自己進行配置，F(xiàn)PGA內部的振蕩器產生加載時鐘。
被動加載的整個加載過程都是由外部控制器控制，F(xiàn)PGA接收配置時鐘，配置命令和配置數(shù)據，給出配置狀態(tài)信號以及配置完成指示信號等。
為了選擇一種合適的加載方式，這里將Altera公司FPGA產品的各種加載方式的對比于如圖1所示。需要注意的是，配置速度的快慢只是相對的，其他一些因素如閃存的讀取時間，驅動時鐘頻率等也會影響配置的時間。

從圖中可以看到，并行加載方式雖然速度較快但是耗費較多的管腳；而串行加載則可以節(jié)省管腳、降低成本。在幾種串行加載方式中，PS加載方式是大部分器件都支持的方式，因此本文后續(xù)的設計方案選擇PS加載方式進行實現(xiàn)。

2 加載方案的設計
整個加載方案主要由硬件電路，CPLD邏輯，軟件代碼幾部分組成。
2．1 硬件設計
在第1節(jié)的討論中選擇了PS加載方式。PS加載一般要用到5根信號線，分別是nconfig，dclk，data，nstatus和conf_done，它們的含義如圖2所示。

在傳統(tǒng)的PS加載方式中，CPU與FPGA的連線如圖3所示。