在單極性歸零碼合成模塊中，信息“1”和信息“0”分別送到D觸發(fā)器的預(yù)置端和清零端，經(jīng)過D觸發(fā)器處理后，產(chǎn)生單極性歸零碼信號(Sd)。將單極性歸零碼信號送入到34位串入并出移位寄存器模塊中，在移位時鐘的作用下，單極性歸零碼信號在串入并出移位寄存器模塊內(nèi)逐位移動，形成34位并行碼，并由鎖存脈沖(Latch)鎖存并行數(shù)據(jù)，校驗(yàn)位驗(yàn)證模塊對并行數(shù)據(jù)進(jìn)行模3校驗(yàn)位驗(yàn)證，當(dāng)校驗(yàn)位正確時，產(chǎn)生確認(rèn)脈沖，作為嵌入式控制器SPOC模塊的中斷信號，SOPC模塊響應(yīng)中斷并執(zhí)行中斷服務(wù)程序，讀出并行數(shù)據(jù)，存儲在存儲器中。

串入并出移位寄存器模塊由FPGA芯片的LPM_SHIFT-REG(移位寄存器)兆功能實(shí)現(xiàn)。校驗(yàn)位驗(yàn)證模塊用到了LPM_DIVIDE(除法)和LPM_COMPA RE(比較器)兆功能。

SOPC模塊設(shè)計(jì)基于NiosⅡ軟核嵌入式微處理器，利用FPGA 中的可編程邏輯資源和IP軟核可以方便地構(gòu)成嵌入式微處理器的接口功能模塊，SOPC模塊包括NiosⅡ處理器、Avalon交換式總線、片內(nèi)外存儲器以及外設(shè)模塊等。根據(jù)需要，可對NiosⅡ嵌入式系統(tǒng)裁剪，進(jìn)行自己定制。SOPCBuilder軟件自動生成Avalon總線，用戶可以將處理器、存儲器和其他外設(shè)模塊連接起來，形成一個完整的系統(tǒng)。在本部分電路設(shè)計(jì)中，用到了NiosⅡ嵌入式處理器的片內(nèi)存儲器和中斷功能。

在接收模塊設(shè)計(jì)中，應(yīng)著重考慮如何找到34位串行編碼的起始位，這也是保證接收模塊可靠性的關(guān)鍵。由于兩個相鄰碼位的時間間隔為一個碼位周期，所以可以采用計(jì)數(shù)超時方法對移位脈沖進(jìn)行串行編碼起始位檢測，尋找起始位。起始位檢測模塊主要由計(jì)數(shù)器構(gòu)成。超時門限的設(shè)定原則上應(yīng)大于一個碼位周期，而小于兩個碼位周期。該模塊的輸入時鐘來自分頻模塊的32 MHz高穩(wěn)定晶振。分頻后的輸入時鐘為16 MHz，即以串行編碼傳輸速率20倍的頻率進(jìn)行超時計(jì)數(shù)檢測。

具體電路實(shí)現(xiàn)還要考慮串行信號傳輸時產(chǎn)生的信號畸變等因素，上述門限設(shè)定原則應(yīng)有所冗余。從接收到一個碼位到設(shè)定的時間門限之間，如果沒有接收到其他碼位，則可認(rèn)為即將到來的下一個碼位就是一個34位編碼的起始位，此時將串入并出移位寄存器做清零處理，每接收完一個34位串行編碼都應(yīng)重新找一次起始位。從可靠性考慮，設(shè)計(jì)了移位時鐘脈沖完整性檢測電路，這樣，即使接收偶爾出現(xiàn)誤碼，也不會影響其他34位串行編碼的接收。

2.2 34位串行編碼的發(fā)送

進(jìn)行34位編碼發(fā)送時，需要將所發(fā)送的32位并行數(shù)據(jù)轉(zhuǎn)換為帶有校驗(yàn)位的34位并行數(shù)據(jù)。SOPC模塊將32位并行數(shù)據(jù)送入到校驗(yàn)位運(yùn)箅模塊，計(jì)算出兩位校驗(yàn)位，32位并行數(shù)據(jù)與兩位校驗(yàn)位送入34位并行編碼合成模塊，合并成34位并行編碼。SOPC模塊發(fā)出使能信號(Enable)，使能移位時鐘產(chǎn)生模塊，該模塊產(chǎn)乍移位時鐘脈沖(Shift-clk)，移位時鐘脈沖經(jīng)過時延電路后，產(chǎn)生歸零同步時鐘脈沖(Rz-clk)。

在移位時鐘脈沖的作用下，34位并行數(shù)據(jù)在并入串出移位寄存器中逐位移出，形成兩路極性相反的非歸零串行編碼(Nrz-code)，與34個歸零同步時鐘脈沖相或后，即產(chǎn)生信息“1”和信息“0”的單檄性歸零脈沖。單極性歸零脈沖經(jīng)電流驅(qū)動電路后，送入耦合變壓器輸出。在編碼發(fā)送模塊設(shè)計(jì)時，需要注意歸零同步時鐘脈沖與非歸零串行編碼的時序控制，防止出現(xiàn)“毛刺”信號，這可以采用觸發(fā)器延時的方法實(shí)現(xiàn)。34位串行編碼發(fā)送模塊結(jié)構(gòu)圖如圖5所示。

3 結(jié)束語

某專用接口裝置采用34位串行編碼與外部設(shè)備進(jìn)行信息交換，該編碼具有抗干擾性強(qiáng)，可靠性高的特點(diǎn)，適用于電磁環(huán)境惡劣情況下的信號傳輸。在該專用接口裝置檢測設(shè)備研制中，采用以FPGA芯片為核心的可編程邏輯設(shè)計(jì)以及SOPC軟核設(shè)計(jì)技術(shù)實(shí)現(xiàn)了該類型編碼的接收、發(fā)送電路。試驗(yàn)表明：設(shè)計(jì)的34位串行編碼收發(fā)模塊可靠性高，即使在文際測試信號有比較明顯畸變的情況下，收發(fā)也未出現(xiàn)錯誤，功能完全滿足要求，能夠?qū)崿F(xiàn)專用接口裝置的接口功能檢測。