3．4 功率放大模塊
由于輸出信號的功率較小，輸出有負載時，會有較大失真，帶負載能力差，要考慮到功率放大，對輸出的信號進行放大。設(shè)計中功率放大采用功率放大芯片TDA2030A實現(xiàn)，TDA2030A是意法半導(dǎo)體公司生產(chǎn)的單聲道功放IC，該IC體積小巧、輸出功率大、靜態(tài)電流小、動態(tài)電流大、負載能力強，既可帶動4～16 Ω的負載，某些場合又可帶動2 Ω甚至1．6 Ω的低阻負載，且性價比高，具體電路如圖6所示。
3．2 DDS的FPGA實現(xiàn)電路設(shè)計
DDS系統(tǒng)包括相位增量寄存器、相位累加器、地址寄存器、波形存儲器、時鐘倍頻器及地址發(fā)生部分等模塊，內(nèi)部所有模塊用Verilog語言編寫或調(diào)用QuartusⅡ中的已有l(wèi)pm庫文件。系統(tǒng)頂層設(shè)計用原理圖的方式進行模塊間的連接，具體電路如圖4所示。當改變波形存儲器中波形數(shù)據(jù)時，也就改變了輸出波形，可以通過波形選擇按鈕分別輸出正弦波、方波、三角波3種波形。
3．3 D／A轉(zhuǎn)換及調(diào)幅電路
如圖5所示，將波形存儲ROM的輸出通過D／A轉(zhuǎn)換電路轉(zhuǎn)換為模擬信號，通過算法實現(xiàn)幅度控制并設(shè)置獨立按鍵執(zhí)行微調(diào)，再通過濾波電路濾波，即可得到所需的波形。
3．4 功率放大模塊
由于輸出信號的功率較小，輸出有負載時，會有較大失真，帶負載能力差，要考慮到功率放大，對輸出的信號進行放大。設(shè)計中功率放大采用功率放大芯片TDA2030A實現(xiàn)，TDA2030A是意法半導(dǎo)體公司生產(chǎn)的單聲道功放IC，該IC體積小巧、輸出功率大、靜態(tài)電流小、動態(tài)電流大、負載能力強，既可帶動4～16 Ω的負載，某些場合又可帶動2 Ω甚至1．6 Ω的低阻負載，且性價比高，具體電路如圖6所示。

4 軟件設(shè)計
軟件設(shè)計采用C語言編寫。軟件主要由主程序、液晶子程序和按鍵子程序等組成。軟件主流程如圖7所示。系統(tǒng)加電后，主程序的功能主要是完成系統(tǒng)初始化，包括液晶、頻率幅度等參數(shù)的初始化，更新顯示數(shù)字，循環(huán)掃描按鍵，根據(jù)按鍵輸入分別進行頻率幅度的設(shè)定，通過幅度控制字的設(shè)定向DAC輸出幅度控制字，通過頻率控制字的輸入向FPGA寫頻率控制字，從而達到改變輸出波形頻率和幅值的目的，并在液晶顯示器上顯示出來。顯示效果如圖8所示。

5 結(jié)束語
系統(tǒng)采用FPGA實現(xiàn)DDS電路，以AT89C51為主控制器，實現(xiàn)了輸出頻率范圍為1 Hz～10 MHz的正弦波、方波、三角波的信號發(fā)生器，并且幅值和頻率均可調(diào)節(jié)，其最小步進頻率可達1 Hz。測試結(jié)果表明，該設(shè)計具有頻帶寬、精度高、性能穩(wěn)定、成本低和操作界面友好等特點。用這種方法設(shè)計的波形發(fā)生器只要改變FPGA中ROM的數(shù)據(jù)，DDS就可以產(chǎn)生任意波形，提高了設(shè)計的靈活性，降低了電路的復(fù)雜度，減少了電路設(shè)計時間和可能發(fā)生的錯誤，具有較高的性價比。