3 定點(diǎn)仿真到FPGA設(shè)計(jì)實(shí)現(xiàn)

定點(diǎn)仿真是在浮點(diǎn)仿真的基礎(chǔ)上，通過限定各個變量的精度，分析有限字長對系統(tǒng)性能的影響，權(quán)衡資源消耗和系統(tǒng)性能，從而得出各個信號合適的位寬，為FPGA實(shí)現(xiàn)做好準(zhǔn)備。

圖4是定時同步硬件實(shí)現(xiàn)的系統(tǒng)框圖。clk是I、Q兩路輸入信號的同步時鐘,也是主系統(tǒng)時鐘,此處為102.4 MHz(系統(tǒng)采樣率)。reset是全局同步復(fù)位信號，當(dāng)其為有效電平時，步長w初始化為Ts/Ti，這里為0.5;分?jǐn)?shù)間隔u可以初始化為任何值，這里取0;其余寄存器都初始化為0。I_in和Q_in是定時同步的兩路輸入信號，從整個接收機(jī)的角度來看是DDC模塊的輸出。I_out和Q_out是定時同步的輸出數(shù)據(jù)，送給接收機(jī)的均衡模塊。clkout是輸出數(shù)據(jù)的同步時鐘。control模塊就是1.4節(jié)中的插值控制器，當(dāng)數(shù)控振蕩器溢出，插值控制信號nco為1，同時按式(3)更新分?jǐn)?shù)間隔u;當(dāng)數(shù)控振蕩器不溢出，則信號nco為0，分?jǐn)?shù)間隔u保持原值。這兩個信號(nco和u)與I、Q兩路輸入信號一起送給interpolator模塊(插值濾波器),需要強(qiáng)調(diào)的是，nco信號也作為后面兩個模塊的控制信號，用以控制數(shù)據(jù)流動的節(jié)拍。兩路數(shù)據(jù)經(jīng)過match_filter模塊(匹配濾波器)后進(jìn)入err_step模塊，該模塊包括定時誤差提取和環(huán)路濾波器兩個部分，用以得到步長w的更新值然后反饋給control模塊進(jìn)行下一輪的計(jì)算，并且對其輸入數(shù)據(jù)進(jìn)行兩倍抽取得到定時同步的輸出信號。

圖5是Quartus功能仿真波形圖，可以看出環(huán)路收斂前nco信號存在一定的抖動，導(dǎo)致輸出時鐘clkout并不是規(guī)則的時鐘信號，同樣存在抖動。環(huán)路內(nèi)部的數(shù)據(jù)流動都是在nco信號的控制節(jié)拍下進(jìn)行的。

將Quartus 功能仿真后的波形數(shù)據(jù)讀取到MATLAB的工作空間中，可以得到分?jǐn)?shù)間隔收斂曲線(圖6)和收斂后輸出星座圖(圖7)，通過比較發(fā)現(xiàn)，Quartus功能仿真結(jié)果與MATLAB浮點(diǎn)仿真結(jié)果基本一致。

對于高階高碼率QAM調(diào)制系統(tǒng)，設(shè)計(jì)并實(shí)現(xiàn)了一種定時同步結(jié)構(gòu)，該結(jié)構(gòu)能夠提前獨(dú)立于載波同步單獨(dú)完成。MATLAB仿真和Quartus功能仿真結(jié)果表明，系統(tǒng)具有良好的性能。最后，通過時序分析，硬件系統(tǒng)的最高運(yùn)行頻率可以達(dá)到200 MHz，完全滿足采樣率102.4 MHz的要求。