一種12位50 MS／s CMOS流水線A／D轉(zhuǎn)換器
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為了避免零極點(diǎn)對(duì)的影響，應(yīng)該使輔助運(yùn)放的單位增益帶寬(Waux)滿足：
式中：Wc為主放大器構(gòu)成的反饋環(huán)路的環(huán)路單位增益帶寬；Wp2為主放大器構(gòu)成的反饋環(huán)路的非主極點(diǎn)頻率。
考慮到輔助運(yùn)放的負(fù)載電容較小，可以使用較小的驅(qū)動(dòng)電流。設(shè)計(jì)中，取輔助運(yùn)放是主運(yùn)放電流的1／8。整體運(yùn)放使用開關(guān)電容共模反饋穩(wěn)定輸出共模電壓。表1列出了第1級(jí)使用的運(yùn)算放大器的幾個(gè)主要參數(shù)，其余運(yùn)放根據(jù)所在級(jí)的等效負(fù)載電容按比例減小偏置電流。本文引用地址：http://www.biyoush.com/article/178824.htm
2．3 比較器
使用數(shù)字校正技術(shù)可以放寬對(duì)比較器失調(diào)電壓的要求，簡(jiǎn)化比較器的設(shè)計(jì)。設(shè)計(jì)的比較器由3級(jí)組成：預(yù)防大級(jí)，重建鎖存器和輸出級(jí)，如圖5所示。使用預(yù)防大級(jí)，可以減小傳輸延時(shí)。由于預(yù)放大器的增益不需要很大，使用40μA的尾電流，這樣可以減小整個(gè)比較器的靜態(tài)功耗。在CLK為高時(shí)，輸出端箍位于閾值附近，在CLK變?yōu)榈秃?，重建鎖存器形成正反饋環(huán)路，將預(yù)放大級(jí)輸出的電壓差不斷放大，直至將輸出分別拉到電源和地。輸出級(jí)采用反相器，提升比較器的驅(qū)動(dòng)能力與避免亞穩(wěn)態(tài)效應(yīng)。
3 結(jié)果與分析
為了驗(yàn)證ADC的性能，在ADC的輸入端加入單一頻率的正弦波，并對(duì)輸出波形進(jìn)行傅里葉分析。圖6是采樣頻率是50 MHz，輸入25 MHz正弦波時(shí)的輸出頻譜圖。此時(shí)電路的SNDR=72．19 dB，SFDR=88．23 dB，對(duì)應(yīng)ENOB=11．70 b。圖7是輸入50MHz正弦波時(shí)，輸出信號(hào)的頻譜圖，此時(shí)電路的SNDR=71．59，SFDR=80．51 dB對(duì)應(yīng)ENOB=11．59 b?？梢?，通過取消SHA和匹配ADC的兩條通道的時(shí)間常數(shù)，在輸入低頻和高頻信號(hào)時(shí)ADC始終具有較好的線性度。在采樣頻率時(shí)50 MHz時(shí)，ADC的功耗為128 mW(不含參考電壓產(chǎn)生電路)。表2列出了ADC的主要性能參數(shù)。
4 結(jié)語
設(shè)計(jì)了一個(gè)12位50 MS／s的流水線ADC，該電路使用0．18μm 1P6M工藝實(shí)現(xiàn)。通過取消前端采樣保持電路，消除了采樣保持電路引起的失真和帶來的功耗開銷；經(jīng)過仔細(xì)匹配輸入時(shí)間常數(shù)，保證ADC在輸入高頻信號(hào)時(shí)依然保持足夠線性度；使用運(yùn)放縮減技術(shù)，進(jìn)一步辟低了功耗。仿真結(jié)果表明，該ADC滿足設(shè)計(jì)要求。
評(píng)論