一種12位50 MS／s CMOS流水線A／D轉換器
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2 電路設計
2．1 采樣網(wǎng)絡的時間常數(shù)匹配
如前所述，直接利用MDAC以取消SHA模塊會帶來潛在的孔徑誤差的問題。由圖2可知，MDAC與Sub ADC通過兩組不同的開關與電容組成的采樣網(wǎng)絡對輸入信號采樣。由于采樣網(wǎng)絡直接面對快速變化的輸入信號而非采樣保持電路輸出的直流信號，因此，采樣網(wǎng)絡時間常數(shù)的失配會造成MDAC與Sub ADC采樣到的電壓不同。并且這種誤差會隨著輸入信號頻率的增加而增加。當誤差超過數(shù)字校正電路所能處理的范圍時ADC的性能就會下降。為了克服時間常數(shù)失配引起的ADC高頻性能的退化，兩個采樣網(wǎng)絡的時間常數(shù)不能失配過多。另外，第1級電路的位數(shù)越低，數(shù)字校正電路可以處理的誤差電壓就越大，這可以放寬對時間常數(shù)匹配的要求。
當輸入頻率是fIN，幅度是Vref的正弦波時，如果MDAC與Sub ADC的采樣網(wǎng)絡的時間常數(shù)分別是τ，τ+△τ(△τ表示他們之間的失配)，且當采樣網(wǎng)絡的帶寬遠高于輸入信號的帶寬：
對于1．5位的結構，數(shù)字電路可以校正的誤差范圍是1／4Vref。為了不讓孔徑誤差超過這個范圍，必須使得：
因此只要兩者之間的時間常數(shù)的失配不超過40％，孔徑誤差就會落在數(shù)字電路的校正范圍以內。實際上，數(shù)字校正電路處理的誤差還應該包括比較器的失調電壓，所以應該保證MDAC與Sub ADC的采樣網(wǎng)絡時間常數(shù)失配小于40％。本文引用地址：http://www.biyoush.com/article/178824.htm
本文使用的Bootstrapped開關作為輸入開關。這種開關在導通時可以保持導通電阻恒定，這樣，因為開關導通電阻與輸入信號相關而造成的非線性會被大大降低。具體電路如圖3所示。M1，M2，C1，C2組成電荷泵，使M3的柵極與低電平為VDD，高電平為2VDD的方波信號相連。在CK為低電平時，M3和M12同時導通，使電容C2充電至電源電壓。此時M10，M7導通，M11的柵極通過M7和M10與地相連，M11處于斷開狀態(tài)。當CK為高電平時，M10，M3，M12斷開，M8，M9導通，這樣，C3上的電壓加到M11的柵源兩端。可見在CK為高電平時M11的柵源電壓一直固定在VDD，與輸入信號無關。對于Sub ADC與MDAC，輸入開關的導通電阻可以分別表示為：
由于Bootsrapped開關在導通時，開關管的柵源電壓保持在VDD，因此開關的導通電阻只與開關管的尺寸有關。這樣開關導通電阻因與輸入信號相關而產(chǎn)生的非線性就被大大降低。
為了保持兩條信號通路的時間常數(shù)(τ=RC)一致，有：
于是，MDAC與Sub ADC的采樣開關的尺寸應該滿足：
式中：RONM，RONF，CS，Cc分別指MDAC與Sub ADC的采樣開關的導通電阻和采樣電容；(W／L)M，(W／L)M分別指MDAC與Sub ADC的開關管的尺寸。
2．2 運算放大器
運算放大器是流水線ADC中最重要的單元模塊，其消耗了整個ADC的大部分功耗。為了避免運放有限增益與帶寬對ADC的轉換精度產(chǎn)生影響，運放的開環(huán)增益和單位增益帶寬必須滿足：
設計的運放如圖4所示。主運放采用折疊式結構以擴大輸出擺幅。自舉放大器商樣是兩個折疊式放大器，其輸入管分別采用PMOS管與NMOS管輸入。這樣主運放中靠近電源與地的晶體管只需一個過驅動電壓大小的壓降，這可以避免輔助運放限制主運放的輸出擺幅。輔助運算放大器可以顯著提升運算放大器的整體增益，但是它會與主運放形成局部反饋環(huán)路。該環(huán)路會在傳輸函數(shù)中引入零極點對。零極點對會延長運算放大器的建立時間。
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