值得說明的是，ts_clk輸入時鐘20．46 MHz即為NIOS IICPU的時鐘頻率，串口波特率為115 200 bps，可由該時鐘分頻得到。DSP6713的EMIF為輸入輸出雙向32位，在本設計中串口部分僅使用低16位，使用三態(tài)門來控制數(shù)據(jù)流向。三態(tài)門輸入輸出的使能信號是dsp給出的ce空間使能信號ce_6713。
串口輸入數(shù)據(jù)先由NIOS II CPU寫入每個串口的輸入緩存，當滿足條件時由out_pio管腳向dsp發(fā)出中斷，用以告知其可以讀取相應串口的數(shù)據(jù)了，緩存的數(shù)據(jù)由dspread0傳遞至三態(tài)門tri_16.dsp讀取時三態(tài)門為dsp輸入方向，dsp的EMIF數(shù)據(jù)線evm_D隨即出現(xiàn)數(shù)據(jù)，配合EMIF地址線evm_A即可完成串口輸入數(shù)據(jù)向dsp傳遞；當dsp有數(shù)據(jù)要經(jīng)串口輸出時，數(shù)據(jù)由dsp的EMIF數(shù)據(jù)線evm_D輸入，dsp通過in_pio向NIOS II CPU發(fā)出中斷信號，請求發(fā)送數(shù)據(jù)。詳細的發(fā)送接收流程見下文。

2 軟件設計
NIOS II CPU的控制代碼部分分為主函數(shù)和各種中斷響應函數(shù)。在主函數(shù)里完成寄存器初始化、各串口數(shù)據(jù)輸出的任務。串口的中斷響應函數(shù)則主要完成數(shù)據(jù)的輸入任務。
為了便于FPGA和DSP之間的控制信息交換，每個串口設有地址固定的長度各為32位(4字節(jié))的輸入和輸出兩個控制寄存器。通過對各標志位的讀寫操作即可實現(xiàn)系統(tǒng)對各串口的控制。串口的輸入控制寄存器定義見表2，輸出控制寄存器與之類似。

由于用戶控制指令(包括信號處理板配置參數(shù)、輸出數(shù)據(jù)類型控制等)與差分修正數(shù)據(jù)的數(shù)據(jù)長度和數(shù)據(jù)持續(xù)性有很大區(qū)別，在常規(guī)數(shù)據(jù)傳輸方式之外對每個串口增設數(shù)據(jù)塊傳輸模式。數(shù)據(jù)塊傳輸模式可用于持續(xù)性大量數(shù)據(jù)的輸入，采用每個串口對兩塊RAM進行乒乓讀寫操作的來方案實現(xiàn)。是否采用數(shù)據(jù)塊傳輸模式由串口的控制寄存器中的第14位(P_flag)決定。對于非數(shù)據(jù)塊輸入模式中緩存大小需要根據(jù)常規(guī)數(shù)據(jù)最大長度來設定，過小會導致部分數(shù)據(jù)丟失。當有數(shù)據(jù)需要輸出時，由DSP向NIOS II CPU的RAM寫入各UART輸出控制寄存器的設定值，并通過GPIO向其發(fā)出中斷信號?？稍贜IOS II CPU的main函數(shù)中設置一個循環(huán)檢測是否有由DSP輸入的中斷信號，若有再檢測各UART的輸出控制寄存器。輸出流程圖如圖4所示。