通用異步接收／發(fā)送器(UART)是一種通用串行數(shù)據(jù)總線，用于異步通信，可以實現(xiàn)全雙工通信。UART IP核是用在外部設備和Atera FPGA芯片上的SOPC間進行串行通信的一種實現(xiàn)方式。它可以替代RS-232實現(xiàn)芯片與外設的輸入／輸出(I／O)操作。
GPS RTK(Real Time Kinematic)可以即時提供厘米級的定位解。在進行動態(tài)定位時，基準站將精確已知的GPS坐標和觀測數(shù)據(jù)實時用微波鏈路傳給流動站，在流動站實時進行差分處理，得到基準站和流動站坐標差；坐標差加上基準站坐標得到流動站每個點坐標。基準站向終端用戶接收機提供的信息包括對GPS衛(wèi)星鐘、星歷數(shù)據(jù)、用戶測量偽距和載波相位等參數(shù)的修正。
本文所用的信號處理板可以作為GPS RTK基站使用，可以與其他基站組網(wǎng)接收差分修正數(shù)據(jù)定位或者本身的高精度單點定位輸出定位結果和差分修正數(shù)據(jù)。作為基準站，不僅要實時輸出精確定位信息，而且需要與外界進行差分數(shù)據(jù)交換。由于同一時間需要大量持續(xù)差分數(shù)據(jù)的輸入與輸出和用戶控制指令的輸入，設計采用了3個串口。

1 硬件結構
信號處理板為FPGA+DSP結構，具有多路A／D、D／A轉換器件。中頻信號經(jīng)A／D采樣后進入FPGA完成去載波，PRN碼相關運算，IQ變換等操作后由DSP芯片進行定位解算。通過串口輸入的用戶控制指令任意選擇串口對GPS定位結果的輸出和GPS差分修正數(shù)據(jù)的輸入輸出。

FPGA芯片上配置了3個串口，分別為UART0、UART1、UART2，由SOPC Builder分配相對應的存儲映射空間和中斷請求。每個模塊均使用默認的基地址，并分別設定UART0、UART1、UART2的數(shù)據(jù)輸入中斷請求號為IRQ1，IRQ2，IRQ3。另外，DSP芯片可能在任意時刻通過3個串口發(fā)送不同數(shù)據(jù)。
如果DSP對每個串口發(fā)送數(shù)據(jù)時均向NIOS II CPU發(fā)出中斷申請，則需要3根PIO管腳，占用太多針腳資源。本實現(xiàn)方案通過增加個串口控制寄存器，僅占用1根PIO管腳。
同時，對和DSP芯片進行交互控制的PIO信號分配中斷請求號為IRQ0。
每個UART口都有輸入、輸出兩塊RAM作為緩存，數(shù)據(jù)位寬為16bits。其中，串口輸入緩存命名為ReadFromMemInterface，串口輸出緩存命名為WriteToMemIntedace(見圖2)。需要注意的是實際傳輸數(shù)據(jù)時，外部設備的串口參數(shù)的數(shù)據(jù)位長度設置為8 bits，因此需要在串口的軟件處理進行字與字節(jié)的轉換。

圖3是NIOS II CPU在Quatus中的連線示意圖，即位于中心的inst6模塊。該CPU主要管腳定義如表1所示。