1引言
隨著數據寬帶網絡的迅猛發(fā)展，需要不斷提高系統設備的業(yè)務容量。目前的趨勢是采用高速串行通信技術，即采用串行解串器SERDES，把低速的并行數據轉換為高速串行數據連接。SERDES串行接口可在背板或電纜/光纖等不同互聯介質上傳輸高速信號，在提高系統傳輸帶寬的同時，有利于印刷電路板（PCB）布線，并降低系統功耗和噪聲。

TI（德州儀器）推出一系列高性能的通用SERDES，滿足高帶寬、高性能的應用要求，廣泛應用在WI系統、接入設備、傳送網絡、數據通信等通信產品，以及工業(yè)控制系統。本文以TLK3132為例，詳細介紹了SERDES工作原理和器件特點，并以WI系統中的CPRI應用需求為例，提供TLK3132的設計方法等。

2TLK3132工作原理
TLK3132是TI推出的一款通用兩通道 串行器 ／ 解串器 （SERDES），采用90nm工藝，能滿足一些低功耗的應用需求，內部功能模塊如圖1所示。SERDES Core的發(fā)送部分用于實現8位、9位或10位寬字的并串轉換，然后通過一根電纜或印刷板(PCB)走線發(fā)送出去，而接收部分則將串行數據進行串并轉換為8位、9位或10位寬的并行字。

圖1 TLK3132內部功能框圖

下面詳細介紹了6個功能模塊及其應用特點：并行接口、串行接口、時鐘分布電路、8B/10B編解碼電路、PRBS測試以及相關寄存器訪問控制接口MDIO。

2.1并行接口
TLK3132器件每個通道并行收發(fā)側分別包含8位數據位和兩位靈活的控制位，支持各種通用的并行接口，如千兆以太網的介質無關接口RGMII、GMII、RTBI、TBI，以及RNBI、NBI、REBI、EBI、TBID和NBID等多種工作模式。對于DDR模式而言，既支持位邊沿采樣（采樣時鐘邊沿與數據位翻轉邊沿同步），也可支持位中間采樣（采樣時鐘邊沿處于數據位的中間位置）；對于SDR模式而言，既支持上升沿采樣并行口數據，也支持下降沿采樣數據。由于使用同步時鐘，在布線時時鐘線和數據線必須等長且時鐘線盡量不要分叉，此外通過配置不同的數據采樣邊沿，可以降低系統互連設計的風險，提高系統設計的魯棒性。

并行接口采用單端的HSTL Class1電平接口，遵循EIA/JESD8-6標準電氣指標規(guī)格，同時支持1.5V或1.8V的電源電壓。為了提高HSTL高速接口的SI性能，TLK3132并行接收側集成了可寄存器配置的匹配電阻，采用戴維南等效電路匹配方式，等效于加一個匹配電阻到VDDQ/2，同時也可關閉內部的阻抗匹配電路，如圖2所示；并行發(fā)送側可通過寄存器配置4種不同的邊沿速率。

圖2 并行口等效框圖

2.2串行接口
TLK3132支持的串行接口速率從600Mbps到3.75Gbps，不同通道可獨立地工作于全速率、半速率以及1/4速率模式。為了補償高速信號傳輸的介電損耗和趨膚效應，TLK3132高速串行接口發(fā)送端具有強大的去加重能力，共支持15級調節(jié)能力（達到10.87dB補償），同時支持8級的輸出擺幅設置（從125mV到1375mV）；接收端包含有自適應均衡器，最大補償能力得到12dB以上，保證高速串行接口的SI性能。在3.072Gbps速率下可支持50inches的FR4傳輸或30m的電纜傳輸（特性阻抗50歐姆），解決了高速信號在背板側或前基板的設計難題。

圖3是TLK3132高速串行接口的AC耦合框圖，采用CML高速電平接口，發(fā)送側內部集成了50歐姆的匹配電阻。接收端支持DC和AC耦合，若采用直流耦合時，共模電壓由發(fā)送側決定，匹配電阻直接上拉到VDDT，若采用交流耦合，為得到最優(yōu)的共模偏置電壓，選擇芯片內部0.8VDDT的偏置電壓。在實際電路設計中，推薦采用交流耦合方式，容易實現不同接口的電平轉換，并可去除共模噪聲，避免外界噪聲對接收端的影響。

圖3 串行接口AC耦合

2.38B/10B編解碼及通道同步
在串行鏈路通信中，為了實現信號時鐘的恢復，需要避免出現長串0和長串1，同時保持電路上正負電平平衡，能正確地交流耦合避免信號失真，需要傳輸信號中的0和1數量數目相等，因此業(yè)界廣泛應用8B/10B編解碼方法：實現8B到10B的映射（圖4），即一個字節(jié)（8bits）用10bits來表示，從中挑選出連續(xù)0或者1個數不會超過3個，0和1的個數差不大于2 （最多6個’0’或’1’）。

為了實現信號流中0和1的個數相等，在設計編碼時，針對每個原碼設計了兩個編碼，如：十六進制字節(jié)0x3B，對應兩個編碼分別為110110 1001（1的個數多于0）和001001 1001（0的個數多于1），在發(fā)送過程中不斷統計當前數據流中0和1的個數差，如果0的個數大于1的個數，則發(fā)送0X3B字節(jié)時取前面一種編碼；反之，則取后面一種編碼，這樣就不斷平衡數據流中0和1的個數，保持串行數據中0和1的數量相同。

圖 4 8B/10B映射

串行通信中，除了有效數據外，還需要一些控制字符傳送某些控制協議。因此，在8B/10編碼中，包含下面兩種信息：

1)D分組，用于傳遞有效業(yè)務數據；

2)K分組，用于傳遞控制信息等，如K28.5控制字符10B編碼包含0011111010或1100000101（連續(xù)5個’1’或’0’，稱為Comma，千兆以太網使用的8B/10B編碼方案中Comma是唯一的），用于定位串行數據流中每10個bits組的邊界，避免數據流出現錯誤時無法界定每10bit的邊界，導致鏈路中斷。

TLK3132內部兼容了IEEE802.3-2005中關于1000BASE-X物理編碼子層（PCS）技術（注：不支持自協商功能），如CTC FIFO、8B/10B編解碼電路等模塊，同時這些模塊設計時非常靈活，通過MDIO口進行寄存器設置可以使能或關閉。此外，TLK3132通過檢測Comma進行通道同步判斷，內部的狀態(tài)機也是參考1000BASE-X規(guī)定的鏈路同步和鏈路失步建立機制，因此TLK3132能被廣泛應用在WI、數據網絡、以太網等不同領域。

2.4時鐘電路
SERDES實現的一個關鍵技術是時鐘的產生和分布，圖5是TLK3132芯片內部的時鐘架構。時鐘配置非常靈活，支持單端或差分參考時鐘輸入，同時包括多個高頻鎖相環(huán)電路：

1）高速SERDES Core包含了一個高頻倍頻器（用于產生高速串行數據）和一個基于相位內插的CDR（在接收端用于從串行數據中恢復時鐘）。

2）由于串并模塊里的高頻倍頻器環(huán)路帶寬很大，最大可達30MHz左右。故TLK3132內部集成了一顆基于LC振蕩器的抖動濾除鎖相環(huán)，環(huán)路帶寬通常設置在幾百KHz以內，可以對輸入參考時鐘進行濾除，降低參考時鐘對幾百KHz 以上抖動性能的要求，圖6是TLK3132發(fā)送鏈路在抖動濾除器打開和關閉下的環(huán)路傳遞函數。此外，抖動濾除器也可對鏈路恢復的時鐘（只可接收CH0通道的恢復時鐘RXBCLK(0)）進行抖動濾除，提高恢復時鐘的信號質量。

3）PLL1、PLL2、PLL3和PLL4作為倍頻器，和前級抖動濾除鎖相環(huán)電路配合，分別產生適合的時鐘頻率以滿足系統各個模塊的需求。

圖5 內部時鐘架構