標簽：CDR FPGA

從網(wǎng)絡的核心模塊到邊緣設備，都在經(jīng)歷著巨大的變革。無線市場與其數(shù)千萬的“永遠在線”連接、下一代回程通信的巨大傳輸壓力，以及各種為使用現(xiàn)有有線通信基礎設施的消費者提供寬帶通信的舉措，都是推動網(wǎng)絡發(fā)展的關鍵因素。因此，網(wǎng)絡核心朝著100及400Gbps的數(shù)據(jù)通道發(fā)展;網(wǎng)絡中心區(qū)域也從10Gbps升級為100Gbps，用以支持不斷擴展的各種網(wǎng)絡接入標準、協(xié)議和接口。此外，為支持日益增大的用戶流量需求并降低總體傳輸延遲，接入網(wǎng)絡也正在從之前的并行接口升級到現(xiàn)代高速串行接口。

由于網(wǎng)絡運營商們期待以低成本提升網(wǎng)絡容量，并同時保持總體覆蓋率，因此他們往往不可能徹底更換目前已經(jīng)安裝好的硬件設施。產(chǎn)品上市時間、整體的升級費用和現(xiàn)有軟件支持上的投入，僅僅是幾個必須考慮的問題。當設備升級時，必須提供必要的 “翻新” 以延長使用期限，同時加入符合預期網(wǎng)絡需求的功能特性，許多NEP(網(wǎng)絡設備供應商)發(fā)現(xiàn)具有收發(fā)器功能的中端FPGA是一種十分有效的解決方案。

中端FPGA是相對較新的一類FPGA。這些成本和功耗優(yōu)化的器件提供了傳統(tǒng)現(xiàn)場可編程門陣列的所有特性，并結合了僅高端器件才具有的各種先進功能。例如，這些可編程器件提供了具有成本效益且功耗優(yōu)化了的串行接口(SERDES)，這使他們能夠彌補現(xiàn)有的和下一代通信解決方案之間的差距。帶串行接口的中端FPGA也可以配置為支持各種數(shù)據(jù)傳輸速率和接口標準，無論是否是行業(yè)標準的還是專用的。并且，由于同一種規(guī)格大小的器件不可能符合所有的需求，因此這些器件的SERDES通道數(shù)量隨不同型號而變化，從而使得設計工程師能夠優(yōu)化其可編程解決方案，以滿足特定的成本和功耗目標。

中端FPGA中串行接口的可配置功能是十分關鍵的，它賦予了這些器件獨特的競爭優(yōu)勢。雖然過去很多網(wǎng)絡設備供應商可能會考慮采用其“自行開發(fā)”的接口標準，尤其是在整個機架的設備已經(jīng)由同一制造商開發(fā)的情況下，但當今市場擁有多樣化的選擇，并且供應商設備之間的互操作性已成為必然。大型的系統(tǒng)供應商仍將繼續(xù)提供完整的解決方案，而其他制造商則尋求能夠在行業(yè)標準機箱內工作的差異化解決方案，或者獨立的“薄型設備”。實現(xiàn)行業(yè)標準串行接口不僅可以減少系統(tǒng)設計時間，還能夠改善不同供應商之間的互操作性，提高整個系統(tǒng)的可靠性，并拓寬供應商設備的接納范圍。

在實現(xiàn)串行接口時，一個重要的特性是能夠創(chuàng)建可擴展的數(shù)據(jù)鏈路，以滿足傳輸帶寬的要求。為使帶寬與所支持的傳輸協(xié)議相匹配，中端FPGA加入了硬化的PMA和PCS邏輯模塊，它們在功能上可以邦定在一起。邦定機制實現(xiàn)了多個收發(fā)器通道來支持一個協(xié)議，而其余的串行接口仍可以獨立地支持其他協(xié)議，或者被禁用，從而進一步節(jié)省整個系統(tǒng)的功耗。雖然收發(fā)器通過加入PMA和PCS功能模塊提供物理層接口，但還需要在更高的“客戶”層提供大量額外的邏輯，以創(chuàng)建一個完整的行業(yè)標準解決方案。雖然ASSP可以提供帶有硬化串行接口的特定接口解決方案，但是它們缺乏必要的靈活性，無法支持網(wǎng)絡接入市場中用到的各種接口。

此外，基于SERDES的高端FPGA也可以被設計為在其結構內包含大量的串行傳輸邏輯，只是代價高昂：額外的設計和驗證時間、更多的功耗和尺寸大小。此外，中端FPGA還為電路板級和系統(tǒng)級設計人員提供了另一個關鍵優(yōu)勢。通過為FPGA的軟邏輯陣列增加一定數(shù)量收發(fā)器(根據(jù)不同的器件)，以及硬化的行業(yè)標準傳輸協(xié)議邏輯，這些器件提供了一個靈活、低成本和小尺寸的通信解決方案。如圖1所示，通過選擇適當?shù)腇PGA，可以很容易地實現(xiàn)不同的傳輸協(xié)議解決方案。

圖1：具有收發(fā)器功能的中端FPGA

接入網(wǎng)絡由來自不同網(wǎng)絡運營商提供的基礎設備構成。并且，由于預計將會有大量的陳舊設備仍將在之后幾年繼續(xù)使用，越來越多的運營商轉而使用一種全分組(all-packet)網(wǎng)絡。隨著向全分組網(wǎng)絡發(fā)展，一些行業(yè)標準技術正在迅速成為控制平臺和數(shù)據(jù)傳輸互連的主導。以太網(wǎng)以其悠久的歷史、使用的廣泛性以及本地IP數(shù)據(jù)包支持，將主導下一代網(wǎng)絡。而PCI-Express憑借廣泛用于計算、服務器和消費電子市場，也正在大量用于器件級和背板互連，同時還被廣泛部署用來取代并行PCI總線。串行無線IO標準則被用于各種無線、DSP和其它嵌入式計算解決方案。如上所述，許多中端FPGA支持這些關鍵標準，從而為設備制造商提供了一系列豐富的硬化解決方案。除了成本和功耗上的優(yōu)勢，這類器件還無需實現(xiàn)和驗證通信協(xié)議，這使得設計人員能夠專注于在FPGA結構內實現(xiàn)自己的差異化解決方案和系統(tǒng)升級功能。

升級為全分組網(wǎng)絡時的一個重要元素是能夠將網(wǎng)絡最邊緣處具最低數(shù)據(jù)帶寬需求的數(shù)據(jù)接口和網(wǎng)絡中心區(qū)域及核心區(qū)段更高數(shù)據(jù)傳輸速率的接口匯聚在一起。邊緣路由器、接入交換機和其他網(wǎng)絡匯聚設備都同時支持低和高帶寬數(shù)據(jù)速率。為滿足數(shù)據(jù)匯聚的要求，中端FPGA不僅為下一代高速串行接口提供了一種經(jīng)濟的解決方案，還通過其增強的通用I/O(GPIO)功能支持傳統(tǒng)的串行接口。利用GPIO來支持低端串行線速率，即1.25Gbps或更低，使得較昂貴的集成收發(fā)器通道可用于更高的串行線路速率。為支持串行接口，必須有一些時鐘和數(shù)據(jù)恢復(CDR)邏輯，這是中端FPGA的另一個特點。圖2提供了一個典型的CDR電路模塊圖。

圖2：典型CDR電路模塊圖

通過將硬化的時鐘和數(shù)據(jù)恢復(CDR)邏輯合并到I/O結構中，再加上可訪問選擇硬化傳輸協(xié)議內核的PCS接口的結構，中端FPGA為各種不同的匯聚設備接口提供了串行線速率支持。

對設計人員而言，應用層邏輯是在FPGA中實現(xiàn)其解決方案時需要考慮的另一個因素。大多數(shù)傳輸協(xié)議都必須支持多種數(shù)據(jù)類型，每種都有其自己的傳輸模式、服務質量標準和控制平臺要求。因此，硬化邏輯必須支持各種客戶層協(xié)議語義。為提供最符合成本效益的和完整的解決方案，中端FPGA以軟邏輯模塊的形式提供這些不同的邏輯層接口。這些軟邏輯模塊為底層的傳輸協(xié)議模塊提供了無縫接口，因為它們是整個協(xié)議棧的一部分，符合各自的行業(yè)標準。