d_trigger實(shí)體實(shí)現(xiàn)門(mén)控信號(hào)和被測(cè)信號(hào)TCLK同步控制功能，內(nèi)部有一個(gè)受被測(cè)信號(hào)TCLK上升沿同步的D觸發(fā)器和預(yù)置門(mén)控信號(hào)CL共同作用產(chǎn)生實(shí)際的門(mén)控信號(hào)。counter32b1和counter32b2分別對(duì)標(biāo)準(zhǔn)頻率BCLK和被測(cè)頻率TCLK計(jì)數(shù)，內(nèi)部為帶異步復(fù)位的32位二進(jìn)制計(jì)數(shù)器的時(shí)序進(jìn)程。mux64_8是數(shù)據(jù)選擇器，根據(jù)地址信號(hào)se1不同取值，64位數(shù)據(jù)依次從data_out[7：0]端輸出。

即當(dāng)CLR為1，D觸發(fā)器及兩個(gè)計(jì)數(shù)器清零。當(dāng)預(yù)置門(mén)控信號(hào)CL為1時(shí)，及經(jīng)放大整形后的被測(cè)信號(hào)TCLK上升沿到來(lái)時(shí)，同步電路輸出dout＝1，帶使能端的2個(gè)計(jì)數(shù)器開(kāi)始計(jì)數(shù)；當(dāng)預(yù)置門(mén)控信號(hào)CL為0時(shí)，被測(cè)信號(hào)TCLK下一個(gè)上升沿到來(lái)時(shí)，同步電路輸出dout＝0，即ena1＝ena2＝0，2個(gè)計(jì)數(shù)器停止計(jì)數(shù)。然后根據(jù)地址信號(hào)se1不同取值，64位數(shù)據(jù)依次從data_out[7：0]端輸出送入后端的乘法器和除法器模塊，按公式計(jì)算出被測(cè)頻率的值。

(3)嵌入式微處理器讀取測(cè)頻結(jié)果

本系統(tǒng)采用東南大學(xué)國(guó)家集成電路工程中心自主研發(fā)的嵌入式微處理器SEP 3203，并通過(guò)JTAG仿真器連接到PC機(jī)上的集成調(diào)試環(huán)境(IDE)軟件平臺(tái)，在IDE中統(tǒng)一完成C語(yǔ)言的編輯、編譯、連接。IDE選擇了ARM公司的開(kāi)發(fā)軟件ADS 1．2，利用處理機(jī)的Embedded-ICE性能，通過(guò)JTAG接口實(shí)現(xiàn)實(shí)時(shí)的仿真調(diào)試。整個(gè)系統(tǒng)具有高性能、低功耗、低成本的特點(diǎn)。本系統(tǒng)的平臺(tái)結(jié)構(gòu)如圖5所示：

FPGA與嵌入式微處理器SEP 3203之間采用總線的方式進(jìn)行數(shù)據(jù)交換，也就是將FPGA看作總線上的一個(gè)并行外部設(shè)備。FPGA通過(guò)一個(gè)SRAM接口與嵌入式微處理器SEP 3203相通信。即從嵌入式微處理器SEF'3203的角度來(lái)看，F(xiàn)PGA與嵌入式微處理器SEP3203之間的通信就相當(dāng)于SEP 3203與一個(gè)SRAM之間的通信。在程序中讀寫(xiě)指定區(qū)域的地址，可以實(shí)現(xiàn)對(duì)FPGA的讀寫(xiě)操作。嵌入式微處理器的軟件流程圖如圖6所示：

處理器SEP 3203的外部存儲(chǔ)器接口(EMI)提供了6個(gè)可配置的片選信號(hào)：CSA，CSB，CSC，CSD，CSE，CSF，用來(lái)實(shí)現(xiàn)對(duì)ROM，SRAM，NOR FLASH的片選。其中CSE，CSF、可以配置成SDRAM片選信號(hào)。FPGA模塊使用的是CSB片選信號(hào)。CSB片選的默認(rèn)地址范圍為0x24000000～0x27FFFFFF，即FPGA組成的外設(shè)映射在SEP3203的地址空間為0x24000000～0x27FFFFFF，所以SEP3203在訪問(wèn)FPGA時(shí)只需讀寫(xiě)該地址空間中的任何一個(gè)地址，SEP3203能自動(dòng)產(chǎn)生相應(yīng)的總線操作，從而讀取到FPGA的測(cè)頻結(jié)果。

5 仿真及驗(yàn)證

取fs＝1 MHz為例，實(shí)際仿真的結(jié)果如圖7，圖8所示，由此驗(yàn)證了等精度測(cè)頻的高精確度。

例1：標(biāo)準(zhǔn)頻率Fs為1 MHz；待測(cè)頻率Fχ為1 kHz。

由圖7看出Ns＝0x7DOH＝2 000；Nχ＝0x2H＝2，故測(cè)得頻率Fχ＝(N＝／Ns)*Fχ＝1 kHz。

例2：標(biāo)準(zhǔn)頻率Fs為1 MHz；待測(cè)頻率Fχ為7．288 kHz。

由圖8看出Ns＝0x80AH＝2 058；Nχ＝0xFH＝15，故測(cè)得頻率Fχ＝(Nχ／Ns)*Fs＝7 288．630 Hz。

采用等精度頻率測(cè)量方法測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化，再結(jié)合FPGA集成度高、高速和高可靠性的特點(diǎn)，使頻率的測(cè)頻范圍可達(dá)到0．1～1×10 8Hz，測(cè)頻全域的相對(duì)誤差恒定。

6 結(jié) 語(yǔ)

本測(cè)頻系統(tǒng)將嵌入式微處理器靈活的控制功能與FPGA器件的結(jié)合，突破了傳統(tǒng)電子系統(tǒng)的設(shè)計(jì)模式，使系統(tǒng)開(kāi)發(fā)速度快、成本低、系統(tǒng)性能大幅度提高。因此，在目前的電子設(shè)計(jì)中，充分利用嵌入式微處理器＋FPGA結(jié)構(gòu)將起到事半功倍的效果。

linux操作系統(tǒng)文章專(zhuān)題:linux操作系統(tǒng)詳解（linux不再難懂）

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