在測量過程中，有2個計(jì)數(shù)器分別對標(biāo)準(zhǔn)信號和被測信號同時計(jì)數(shù)。首先給出閘門開啟信號(預(yù)置閘門上升沿)，此時計(jì)數(shù)器并不開始計(jì)數(shù)，而是等到被測信號的上升沿到來時，計(jì)數(shù)器才真正開始計(jì)數(shù)。然后預(yù)置閘門關(guān)閉信號(下降沿)到時，計(jì)數(shù)器并不立即停止計(jì)數(shù)，而是等到被測信號的上升沿到來時才結(jié)束計(jì)數(shù)，完成1次測量過程。從而實(shí)現(xiàn)了實(shí)際門控信號與被測信號的同步，進(jìn)而消除對被測信號計(jì)數(shù)產(chǎn)生的一個脈沖的誤差。

設(shè)在1次實(shí)際閘門時間τ中計(jì)數(shù)器對被測信號的計(jì)數(shù)值為Nχ，對標(biāo)準(zhǔn)信號的計(jì)數(shù)值為Ns。標(biāo)準(zhǔn)信號的頻率為fs，則被測信號的頻率為：

fχ＝(Nχ／Ns)×fs (1)

3 誤差分析

由式(1)可知，若忽略標(biāo)頻的誤差，則等精度測頻可能產(chǎn)生的相對誤差為：

δ＝(fχ－fe／fe)×100％ (2)

其中，fe為被測信號頻率的準(zhǔn)確值。在測量中，由于fχ計(jì)數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在閘門時間τ內(nèi)對fχ的計(jì)數(shù)Nχ無誤差(τ＝Nχtχ)；對fs的計(jì)數(shù)Ns最多相差1個數(shù)的誤差，即│△Ns│≤1，其測量頻率為：

fe＝[Nχ／(Ns＋△Ns)]／fs (3)

將式(1)和式(3)代入式(2)，并整理得：

δ＝│△Ns│／Ns≤1／Ns－1／(τ×fs) (4)

由上式可以看出：測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標(biāo)準(zhǔn)信號頻率有關(guān)，即實(shí)現(xiàn)了整個測試頻段的等精度測量。閘門時間越長，標(biāo)準(zhǔn)頻率越高，測頻的相對誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標(biāo)準(zhǔn)信號頻率，可使閘門時間縮短，即提高測試速度。

4設(shè)計(jì)框圖及實(shí)現(xiàn)

(1)前級電路

即首先對待測信號進(jìn)行處理使其達(dá)到與后級電路相兼容的脈沖信號。原理框圖如圖2所示。具體實(shí)現(xiàn)電路如圖3所示。

第一級電路是由開關(guān)三極管組成的零偏置放大電路，以保證放大電路具有良好的高頻響應(yīng)，當(dāng)輸入信號為零或負(fù)電壓時，三極管工作在截止?fàn)顟B(tài)，輸出為高電平，當(dāng)輸入為正電壓時，三極管工作在飽和狀態(tài)(導(dǎo)通)，輸出電壓隨輸入電壓上升而下降。零偏置放大電路把如正弦波樣的正負(fù)交替波形變換成單向脈沖，這使得該電路可以測量任意方波信號、正弦波信號、鋸齒波信號、三角波信號等頻率。

第二級采用的是施密特非門觸發(fā)器CC74HC14，是對放大器輸出的信號進(jìn)行整形，使其輸出的信號成為與后級電路相兼容的脈沖信號。

(2)后級電路

圖4為測頻系統(tǒng)的主要模塊。圖4中各模塊用硬件描述語言Verilog HDL描述，通過EDA工具(ModelSim，Synplify，QuartusⅡ)進(jìn)行編譯、仿真、延時分析、管腳調(diào)整、綜合等步驟，最后燒錄到FPGA芯片中。將芯片與被測信號的放大整形模塊等外圍電路相連接，通過調(diào)試便完成了整個設(shè)計(jì)。

工作過程表示如下：

linux操作系統(tǒng)文章專題:linux操作系統(tǒng)詳解（linux不再難懂）

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