4 仿真與設(shè)計(jì)
選定一組原始數(shù)據(jù)[1，2，3，4，5，6，7，8，9，10，11…]，同時(shí)作為輸入信號(hào)，利用圖1生成的HDL文件，在Quartus II環(huán)境下時(shí)序仿真，圖3為一級(jí)小波分解時(shí)序仿真波形。利用圖2生成的HDL文件，同時(shí)把圖3低頻高頻的輸出結(jié)果作為重構(gòu)輸入數(shù)據(jù)，進(jìn)行一級(jí)小波重構(gòu)仿真，仿真波形如圖4所示。由圖3、圖4可以看出，重建后波形除有延遲外，其重建波形無(wú)失真，并能完美重構(gòu)原信號(hào)，即輸入、輸出滿足q(n)=xin(n- k)。

利用小波變換的多尺度分解和重構(gòu)方法濾除信號(hào)的某些成分(高頻或低頻)，采用DB2小波對(duì)腦電信號(hào)進(jìn)行四級(jí)小波包分解，按照小波包分解原理，級(jí)聯(lián)一級(jí)分解模塊，每經(jīng)一次分解輸入的一串?dāng)?shù)據(jù)降為原來(lái)的一半．采用分頻模塊控制各級(jí)時(shí)鐘信號(hào)，分頻模塊由VHDL語(yǔ)言編寫(xiě)生成．同步輸出3個(gè)時(shí)鐘信號(hào)，以此作為后三級(jí)分解的時(shí)鐘輸入信號(hào)。然后對(duì)分解后的輸出信號(hào)進(jìn)行四級(jí)小波包重構(gòu)，按同樣方式處理，級(jí)聯(lián)一級(jí)重構(gòu)模塊，每重構(gòu)一次輸出數(shù)據(jù)都增為原來(lái)的2倍。嘗試采用鎖相環(huán)控制各級(jí)時(shí)鐘信號(hào)，鎖相環(huán)由Quartus II自帶的功能模塊實(shí)現(xiàn)，同時(shí)輸出3個(gè)倍頻時(shí)鐘信號(hào)，作為后i級(jí)重構(gòu)部分的輸入時(shí)鐘信號(hào)。

5 結(jié)論
利用信號(hào)的小波包分解高分辨率的時(shí)頻關(guān)系．在濾波部分選取因果濾波器對(duì)腦電信號(hào)進(jìn)行實(shí)時(shí)濾波。在DSP Builder平臺(tái)上，結(jié)合Mallat算法和模塊化設(shè)計(jì)原則，設(shè)計(jì)出基于FPGA的流水線結(jié)構(gòu)小波變換系統(tǒng)，這種自上而下的高度模塊化設(shè)計(jì)方法使得系統(tǒng)的升級(jí)改動(dòng)相當(dāng)方便，將這種基于FPGA的小波變換系統(tǒng)設(shè)計(jì)應(yīng)用于腦電信號(hào)的實(shí)時(shí)濾波，是今后的研究方向。