0 引言
某型導(dǎo)彈測(cè)試設(shè)備電路板檢測(cè)儀主要完成該測(cè)試設(shè)備的電路板的故障檢測(cè)。該檢測(cè)系統(tǒng)要求激勵(lì)信號(hào)產(chǎn)生電路體積小，配置靈活，且精度高、轉(zhuǎn)換速度快。基于FPGA的DDS信號(hào)發(fā)生器較傳統(tǒng)信號(hào)發(fā)生器能夠更好地滿足檢測(cè)儀要求。
直接數(shù)字頻率合成(Direct Digital Synthesize，DDS)是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。它是繼直接頻率合成和間接頻率合成之后發(fā)展起來(lái)的第三代頻率合成技術(shù)，突破了前兩代頻率合成法的原理，從“相位”的概念出發(fā)進(jìn)行頻率合成，這種方法不僅可以產(chǎn)生不同頻率的正弦波、方波、三角波，而且可以控制波形的初始相位，還可以用此方法產(chǎn)生任意波形，目前得到了廣泛的應(yīng)用。

1 DDS的工作原理和基本結(jié)構(gòu)
一個(gè)直接數(shù)字頻率合成器由相位累加器、加法器、波形存儲(chǔ)ROM、D／A轉(zhuǎn)換器和低通濾波器構(gòu)成。DDS的原理框圖如圖1所示。

圖1中K為頻率控制字，P為相位控制字，W為波形控制字，fc為參考時(shí)鐘頻率，N為相位累加器的字長(zhǎng)，D為ROM數(shù)據(jù)位及D／A轉(zhuǎn)換器的字長(zhǎng)。相位累加器在時(shí)鐘，fc的控制下以步長(zhǎng)K作累加，輸出的N位二進(jìn)制碼與相位控制字P，波形控制字W相加后作為波形ROM的地址，對(duì)波形ROM進(jìn)行尋址，波形ROM輸出D位的幅度碼經(jīng)D／A轉(zhuǎn)換器變成階梯波，再經(jīng)過(guò)低通濾波器平滑后就可以得到合成的信號(hào)波形。合成的信號(hào)波形形狀取決于波形ROM中存放的幅度碼，因此用DDS可以產(chǎn)生任意波形。
設(shè)頻率控制字是K，輸出頻率為f0，參考時(shí)鐘是fc，相位寄存器為N位，頻率分辨率是△f，則有：

通過(guò)頻率控制字的改變和寄存器位數(shù)的增加，可以得到令人滿意的頻率。

2 基于FPGA的DDS信號(hào)發(fā)生器的設(shè)計(jì)
該信號(hào)發(fā)生器是作為電路板檢測(cè)儀的激勵(lì)信號(hào)源，產(chǎn)生的信號(hào)分別為：頻率為16 000±0．8 Hz的正弦波，頻率為128 000±6．4 Hz，64 000±3．2 Hz，4 000±O．2 Hz的方波和周期為10μs，占空比為1：4的脈沖信號(hào)。下面以正弦波的產(chǎn)生為例說(shuō)明DDS的實(shí)現(xiàn)過(guò)程。當(dāng)f0=16 000 Hz，N=16時(shí)，根據(jù)式(1)，則K=104。
2．1 相位累加器
相位累加器主要是根據(jù)頻率控制字生成ROM查找表的地址，采用硬件描述語(yǔ)言Verilog DHL實(shí)現(xiàn)，其源程序?yàn)椋?br />
文本輸入完畢后，用QuartusⅡ進(jìn)行編譯，然后生成．bsf文件，以便在頂層設(shè)計(jì)時(shí)調(diào)用。其生成頂層模塊如圖2所示。