接收器實(shí)現(xiàn)的關(guān)鍵是有效數(shù)據(jù)幀的識(shí)別，實(shí)現(xiàn)思路類似于發(fā)送器，根據(jù)編碼校驗(yàn)可以實(shí)現(xiàn)。另一個(gè)問題是與總線的接口方式，本設(shè)計(jì)采用了8位并行數(shù)據(jù)寬度輸出，加序號(hào)標(biāo)識(shí)的方法可以接收任意給定長(zhǎng)度的有效數(shù)據(jù)。接收器的狀態(tài)機(jī)如圖6所示。

　　2.4 Avalon總線接口

　　采用Altera公司開發(fā)的Avalon交互式片上系統(tǒng)總線作為本總線訪問IP核的內(nèi)聯(lián)總線，連接IP核內(nèi)各個(gè)模塊。如圖7所示，總線訪問IP核結(jié)構(gòu)包括：編碼器模塊、解碼器模塊、宿端口刷新時(shí)間監(jiān)控模塊、一類設(shè)備邏輯控制模塊。總線訪問IP核內(nèi)共有4個(gè)Avalon從端口，其中NiosII主控制器上設(shè)置了一個(gè)Avalon總線主端口，其他各個(gè)模塊上面均設(shè)置了Avalon總線從端口，由主控制器控制總線上的數(shù)據(jù)流傳輸實(shí)現(xiàn)各個(gè)模塊的協(xié)同工作，其邏輯框圖如圖7所示。

　　3 SOPC片上系統(tǒng)MVB控制器設(shè)計(jì)

3.1 總線訪問IP核與NiosII的系統(tǒng)集成

　　利用QuartersII的SOPC Builder工具，集成了1個(gè)32位NiosII軟核處理器、4 KB的片內(nèi)RAM、MVB總線訪問IP核(包括編碼器和解碼器)以及LCD控制模塊，在Altera的CycloneII FPGA上構(gòu)成了一個(gè)能實(shí)現(xiàn)MVB一類網(wǎng)絡(luò)節(jié)點(diǎn)功能的片上系統(tǒng)，如圖8所示。圖9為SOPCBuilder中各個(gè)功能模塊的凋用情況。