圖表8 AHB bus如何使用hdebug_access和驗證邏輯來防止惡意的debug存取

如下verilog code說明了如何使用hdebug_access信號：

//--- Use hdebug_access to prevent malicious debug access in AHB Bus Controller

//* assume zero-wait-state AHB access

…

parameter IRRELEVANT_DATA = 32'hcafe0001;

parameter AUTH_CODE = 32'h01020304;

…

always @(posedge hclk or negedge hreset_n) begin

if (!hreset_n) begin

dbg_acc_d1 = 1'b0;

end

else begin // data phase indication of debug access

dbg_acc_d1 = hdebug_access;

end

end

…

always @(posedge hclk or negedge hreset_n) begin

if (!hreset_n) begin

passcode_reg = 32'd0;

end

else if (passcode_wen) begin //debugger enters passcode through debug access

passcode_reg = hwdata[31:0];

end

end

…

//validate passcode to check authentication

assign auth_check_fail = (passcode_reg != AUTH_CODE);

//return irrelevant data if the authentication check of debug access fails

assign hrdata_out = {32{data_read_en}}

((dbg_acc_d1 auth_check_fail) IRRELEVANT_DATA : normal_data_out);

4.實際的應(yīng)用

用戶經(jīng)由上面的介紹完成了權(quán)限管理邏輯后，并且掛在AndesCoreTMAHB bus上，再經(jīng)由仿真器(Cadence)仿真此權(quán)限管理邏輯的行為，如下面幾張圖所示：

edm_restrict_access信號控制

下圖說明由sw code把edm_restrict_access signal disable

圖表9 由sw code把edm_restrict_access signal disable

trusted_debug_exit信號控制

圖表10 經(jīng)由debug access把trusted_debug_exit signal設(shè)定成high

debug_access信號

下圖說明經(jīng)由debug host來做存取時，debug_access signal會從low變成high

圖表11 經(jīng)由debug host來做存取時，debug_access signal會從low變成high

下圖說明經(jīng)由執(zhí)行IRTE instruction時，debug_access signal會從high變成low

圖表12 經(jīng)由執(zhí)行IRTE instruction時，debug_access signal會從high變成low

5. 結(jié)語

EDM安全存取是AndesCoreTM保護周邊裝置內(nèi)容不被竊取的功能，也因為越來越多客戶使用到此功能，所以撰寫此技術(shù)文章讓客戶更能進一步了解到此功能的用途，讓客戶能夠很快速的上手，并且使用EDM安全存取是一件愉快與簡單的工作。