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            EDM安全訪問機制應用方案

            作者: 時間:2013-02-01 來源:網(wǎng)絡 收藏

            存取是AndesCoreTM內建的功能(option),存取的控管。存取有二種的控管方式:debug access indication和 access restriction.第一種控管方式(debug access indication)提供了一個sideband signal用于指示從調試器(Debug host)的請求。第二種控管方式, 控制AndesCoreTM的input port(edm_restrict_access )達到EDM存取的限制。更詳細的內容在后續(xù)章節(jié)會有更深入的介紹。

            本文引用地址:http://www.biyoush.com/article/148107.htm

            1.EDM功能介紹

            一個debug system包含一個debug host和一個target system.EDM主要的功能就是translate debug host發(fā)出的TAP指令來存取系統(tǒng)memory或是CPU.下圖為基本的debug系統(tǒng)方塊圖。

            基本的debug系統(tǒng)方塊圖

            圖表1 基本的debug系統(tǒng)方塊圖

            下圖說明TAP 指令的種類

            TAP 指令的種類

            圖表2 TAP 指令的種類

            2.控制EDM存取的限制

            使用EDM的方式會被一個sideband signal (edm_restrict_access) 所影響。當這個signal值是high,僅僅只能對EDM MISC registers做讀取的動作。而想要存取CPU/System Bus/Local Memory的動作將會被封鎖住并且會得到下面的結果:

            讀為零寫忽略

            不正確的JTAG instruction(JTAG ICE debugger會timeout)

            下圖說明EDM限制存取方塊圖。

            EDM限制存取方塊圖

            圖表3 EDM限制存取方塊圖

            在啟用存取限制功能后,下圖說明出每個TAP指令的行為。

            在啟用存取限制功能后,下圖說明出每個TAP指令的行為

            圖表4 在啟用存取限制功能后,下圖說明出每個TAP指令的行為

            如何實現(xiàn)EDM存取限制,在系統(tǒng)設計上有很多種實現(xiàn)方法,以控制edm restrict access的signal.兩種基本的設計說明如下:

            eFUSE方式使用Chip重新編程管理控制

            SOC方式使用軟件管理控制

            hardware實現(xiàn)控制edm_restrict_access的示意圖如下:

            hardware實現(xiàn)控制edm_restrict_access的示意圖

            圖表5 hardware實現(xiàn)控制edm_restrict_access的示意圖

            software實現(xiàn)控制edm_restrict_access的例子如下:

            sethi $r2,#0x80000

            ori $r2,$r2,#0x8c

            sethi $r3,#0x04030

            ori $r3,$r3,#0x201

            swi $r3,[$r2+#0]

            3.EDM 存取指示

            AndesCoreTM增加一個額外的sideband signal,xdebug_access(active-high),根據(jù)此sideband signal來決定request的host是否為EDM.而device就能根據(jù)此sideband signal決定是否要把request的data內容傳回到host.

            sideband signal的名稱根據(jù)bus interface的類型而有所不同。對于AndesCoreTM處理器,基本的信號名稱如下所示:

            AHB/AHB-Lite => hdebug_access

            APB => pdebug_access

            EILM => eilm_debug_access

            EDLM => edlm_debug_access

            3.1.debug存取識別信號控制

            當debug exception發(fā)生后,CPU將進入debug mode.然后CPU將會留在debug access mode直到CPU執(zhí)行到IRET instruction并且trusted_debug_exit 是處于high后CPU將離開debug access mode,反之trusted_debug_exit如果是low,CPU將會保留在debug access mode.

            實現(xiàn)控制trusted_debug_exit信號,有二種可供選擇的方式如下:

            trusted_debug_exit信號總是給high

            增加一個權限管理邏輯去控制trusted_debug_exit信號是high或是low權限管理邏輯方塊圖如下所示:

            權限管理邏輯方塊圖

            圖表6 權限管理邏輯方塊圖

            如何控制trusted_debug_exit信號時序圖如下所示:

            如何控制trusted_debug_exit信號時序圖

            圖表7 如何控制trusted_debug_exit信號時序圖

            如下例子說明了如何產(chǎn)生trusted_debug_exit控制信號的verilog code:

            The code example (Verilog) of trusted_debug_exit generation is described below:

            //

            //--- Utilize passcode to generate trusted_debug_exit in AHB Bus Controller

            //* assume zero-wait-state AHB access

            parameter AUTH_CODE = 32'h0a0b0c0d;

            always @(posedge hclk or negedge hreset_n) begin

            if (!hreset_n) begin

            passcode_reg = 32'd0;

            end

            else if (passcode_wen) begin //debugger enters passcode through debug access

            passcode_reg = hwdata[31:0];

            end

            end

            //validate passcode to generate trusted_debug_exit

            assign trusted_debug_exit = (passcode_reg == AUTH_CODE);

            3.2.debug存取指示

            下圖說明AHB bus如何使用hdebug_access和驗證邏輯來防止惡意的debug存取

            AHB bus如何使用hdebug_access和驗證邏輯來防止惡意的debug存取
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