傳統(tǒng)4FSK參數(shù)如下：載波頻率分別為f₁=4500Hz，f₂=5500Hz，f₃=6500Hz，f₄=7500Hz。

　　改進型算法參數(shù)如下：帶寬1.0kHz，脈寬0.02s，信號中心頻率分別為4.5kHz、5.5kHz、6.5kHz和7.5kHz，采樣頻率為48kHz。通過大數(shù)統(tǒng)計得到其誤碼率曲線如圖3所示。　　

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　　由圖3可以知：當信噪比大于-11dB之后，4FSK調(diào)制解調(diào)方式誤碼率變化相對緩慢，而基于FRFT的u域調(diào)制解調(diào)方法誤碼率顯著下降。在信噪比為-4dB時，后者的誤碼率接近于零。

　　基于Ozaktas采樣型算法DFRFT的FPGA實現(xiàn)

　　基于FPGA硬件平臺的改進型Ozaktas采樣型算法實現(xiàn)流程主要分為以下兩個功能模塊：復數(shù)乘法器模塊、卷積處理模塊，其總體流程圖如圖4所示。　　

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　　離散分數(shù)階Fourier變換(DFRFT)計算需經(jīng)過兩次復數(shù)乘法運算和一次與Chirp信號的卷積運算來得到DFRFT的結(jié)果。計算結(jié)果通過峰值位置搜索判決找到其峰值點進而判斷出其相對應的調(diào)頻率和中心頻率。

　　為了便于硬件的實現(xiàn)，減少FPGA的資源消耗，本文對復數(shù)乘法的實現(xiàn)進行了改進，下面具體介紹主要模塊的實現(xiàn)過程。

　　改進復數(shù)乘法器模塊

　　由圖4可知本算法的實現(xiàn)需要兩次復數(shù)乘法運算環(huán)節(jié)，因此對復數(shù)乘法的改進可提高運算效率。一般執(zhí)行一次復數(shù)乘法需要4個乘法器和2個加法和減法器。本文通過代數(shù)方法重新推導公式，將復數(shù)乘法表達式重新寫成另外一種只需3個乘法器、3個加法器和2個減法器的表達式。設A=Ar+jAi，B=Br+jBi是兩個復數(shù)，那么復數(shù)乘法的標準表達式如下：

　　R=A×B=(Ar+jAi)×(Br+jBi)=Rr+jRi (3)

　　其中Rr=Ar×Br-Ai×Bi，Ri=Ar×Bi+Ai×Br，上述標準表達式需要使用4個乘法器。通過代數(shù)方法重新推導整理為：

　　Rr=Ar×Br-Ai×Bi (4)
　　Rr=Ar×Br-Ai×Bi+0 (5)
　　Rr=Ar×Br-Ai×Bi+(Ar×Bi-Ai×Br)-(Ar×Bi-Ai×Br) (6)
　　Rr=(Ar×Br-Ar×Bi+Ai×Br-Ai×Bi)+(Ar×Bi-Ai×Br) (7)