既然三大先進芯片制造商都已經展示了 CFETS（complementary field-effect transistors：互補場效應晶體管），那么晶體管密度幾乎翻倍的未來處理器的愿景已開始成形。CFET 是一種單一結構，堆疊了 CMOS 邏輯所需的兩種類型的晶體管。在本周于舊金山舉行的 IEEE 國際電子器件會議上，英特爾、三星和臺積電展示了他們在晶體管的下一代發(fā)展方面取得的進展。

芯片公司正在從 2011 年以來使用的 FinFET 器件結構過渡到納米片或全柵晶體管。這些名稱反映了晶體管的基本結構：在 FinFET 中，柵極控制流過垂直硅鰭的電流；在納米片器件中，該鰭被切割成一組帶（ribbons），每個帶都被柵極包圍。CFET 本質上采用較高的ribbons堆疊，其中一半用于一個器件，一半用于另一個器件。正如英特爾工程師之前所說，該設備在單個集成流程中構建了兩種類型的晶體管（nFET 和 pFET）。

CFET 的想法（其中 n 型和 p 型晶體管垂直單片堆疊）由 IMEC 研究機構于 2018 年提出。此后，大量研究論文充實了該提案，但這些論文來自 IMEC 和學術研究人員，而不是商業(yè)組織的研發(fā)團隊。

不過，專家估計 CFET 將于七到十年后投入商業(yè)應用，但在準備就緒之前仍有大量工作要做。

英特爾的inverter

英特爾是三者中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本。這一次，英特爾報告了圍繞 CFET 制造的最簡單電路（inverter）的多項改進。CMOS inverter 將相同的輸入電壓發(fā)送到堆棧中兩個器件的柵極，并產生與輸入邏輯相反的輸出。

英特爾組件研究小組首席工程師 Marko Radosavljevic 在會議前對記者表示：“inverter 是在單個鰭片上完成的?！?他說，“在最大縮放比例下，它將是普通 CMOS 逆變器尺寸的 50%”。

問題在于，將兩個晶體管堆棧擠入inverter 電路所需的所有互連會削弱面積優(yōu)勢。為了保持緊張，英特爾試圖消除連接堆疊設備時涉及的一些擁塞。在當今的晶體管中，所有連接都來自設備本身之上。但今年晚些時候，英特爾正在部署一種稱為背面供電的技術，該技術允許在硅表面上方和下方存在互連。使用該技術從下面而不是從上面接觸底部晶體管顯著簡化了電路。由此產生的inverter具有 60 納米的密度質量，稱為接觸多晶間距（CPP，本質上是從一個晶體管柵極到下一個晶體管柵極的最小距離）。如今的 5 nm 節(jié)點芯片的 CPP 約為 50 nm。

此外，英特爾還通過將每個器件的納米片數(shù)量從 2 個增加到 3 個、將兩個器件之間的間距從 50 nm 減小到 30 nm，以及使用改進的幾何形狀來連接器件的各個部分，從而改善了 CFET 堆棧的電氣特性。

三星的秘密武器

三星演示的結果甚至比英特爾更小，顯示了 48 納米和 45 納米接觸式多晶硅間距 (CPP) 的結果，與英特爾的 60 納米相比，盡管這些是針對單個設備，而不是完整的inverter。盡管三星的兩個原型 CFET 中較小的一個出現(xiàn)了一些性能下降，但幅度并不大，該公司的研究人員相信制造工藝優(yōu)化可以解決這個問題。

三星成功的關鍵在于能夠對堆疊式 pFET 和 nFET 器件的源極和漏極進行電氣隔離。如果沒有足夠的隔離，該器件（三星稱之為 3D 堆疊 FET (3DSFET)）將會泄漏電流。實現(xiàn)這種隔離的關鍵步驟是將涉及濕化學物質的蝕刻步驟替換為新型干蝕刻。這使得優(yōu)質設備的產量提高了 80%。

與英特爾一樣，三星從硅下方接觸設備底部以節(jié)省空間。然而，這家韓國芯片制造商與美國芯片制造商的不同之處在于，這家韓國芯片制造商在每個配對設備中都使用了單個納米片，而不是英特爾的三個納米片。研究人員表示，增加納米片的數(shù)量將提高 CFET 的性能。

臺積電出手

與三星一樣，臺積電也成功實現(xiàn)了 48 納米的工業(yè)相關間距。其器件的獨特之處包括采用一種新方法在頂部和底部器件之間形成介電層以保持它們的隔離。納米片通常由硅和硅鍺的交替層形成。在工藝的適當步驟中，硅-鍺特定蝕刻方法去除該材料，釋放硅納米線。對于用于將兩個器件相互隔離的層，臺積電使用了鍺含量異常高的硅鍺，因為知道它比其他 SiGe 層蝕刻得更快。這樣，在釋放硅納米線之前，可以通過幾個步驟構建隔離層。

在 2023 年歐洲技術研討會期間，臺積電還展示了有關即將推出的互補 FET (CFET) 技術的更多詳細信息。他們指出，CFET 晶體管現(xiàn)已在臺積電實驗室中進行性能、效率和密度測試。與 GAAFET 相比，CFET 將在所有這些領域提供更好的設計，但需要一些額外的制造步驟才能使芯片按預期工作。同門同時強調，將 p 型和 n 型 FET 集成到單個器件中，CFET 需要使用高精度和高功率的高數(shù)值孔徑 EUV 掃描儀來制造。

在去年的VLSI 技術與電路研討會上，臺積電研發(fā)高級副總裁 Y.J. Mii 博士也分享了對CFET的看法。如下圖所示，CFET 工藝保留了環(huán)柵納米片的優(yōu)點，同時垂直制造 pFET 和 nFET 器件。（圖中，pFET 位于底部，nFET 位于頂部。）

在上面描述的反相器邏輯門的橫截面中，突出顯示了兩個器件的公共柵極輸入和公共漏極節(jié)點。

下圖詳細闡述了 CFET 器件堆疊帶來的工藝開發(fā)挑戰(zhàn)，特別是上面強調的垂直連接所需的高深寬比蝕刻和相關金屬溝槽填充的需求。

雖然 Mii 博士沒有具體說明，但有關高 AR 蝕刻和金屬填充的評論表明臺積電的研發(fā)重點是單片 CFET 工藝技術。

CFET，何去何從？

如semiengineering所說，CFET 架構也帶來了一系列新的制造步驟（見下圖）挑戰(zhàn)。一種方法是“單片”CFET，將 p 溝道和 n 溝道堆疊在單個納米片異質結構中。在早前的 SPIE 先進光刻和封裝會議上展示的工作中，imec 的 Hsiao-Hsuan Liu 解釋說，pMOS 器件通常位于底部，增加的應力有助于減少電子和空穴之間的遷移率差異。? 

另一種選擇是，“ “順序”CFET，在不同的晶圓上制造 pMOS 和 nMOS 器件，然后使用層轉移工藝將兩者結合在一起。這兩種選擇都不容易，但相對于現(xiàn)狀來說，兩者都有優(yōu)勢。

不過他們強調，順序 CFET 方法似乎有很多值得推薦的地方。通過分別處理 pMOS 和 nMOS 器件，制造商能夠獨立優(yōu)化它們。當兩層單獨處理時，應變工程等性能增強器和 SiGe 等替代通道材料更容易合并。另一方面，使用兩個單獨的晶圓會重復許多 FEOL 步驟。層轉移過程也顯著增加了成本。

紐約州奧爾巴尼 TEL 技術中心的 Lars Liebmann 及其同事估計，單片 CFET 的成本與埋入電源軌的 finFET 工藝的成本大致相同，而順序 CFET 將使晶圓成本額外增加約 12%。imec 和 SOITEC 最近的工作估計，相對于納米片晶體管，單片 CFET 的總體成本增加了 15%，而順序 CFET 相對于納米片增加了 30%。? 因此，許多研究都集中在獨家單片 CFET。

不過，這項工作僅僅是一個開始。因為完整的單片 CFET 工藝的開發(fā)將進一步提高整體縱橫比，因為需要在兩個器件之間插入絕緣體。這將需要進一步提高蝕刻選擇性。

與許多其他流程決策一樣，特定設備制造商的需求可能會發(fā)揮作用。成本控制和整體器件密度可能有利于單片 CFET，而順序器件可能提供卓越的性能。不過，由于將圖案化有源器件層從一個晶圓轉移到另一晶圓上存在困難，因此更簡單的順序 CFET 工藝是否會轉化為更高的良率尚不清楚。

來源：半導體芯聞