設(shè)計(jì)一個1位二進(jìn)制數(shù)的比較器，然后在實(shí)驗(yàn)板上實(shí)現(xiàn)自己設(shè)計(jì)的邏輯電路，并驗(yàn)證是否正確。

1位二進(jìn)制數(shù)的比較器，即對輸入的兩個數(shù)進(jìn)行比較，輸出三種結(jié)果。當(dāng)A>B時，Y(A>B)為真。當(dāng)A<B時，Y(A<B)為真。當(dāng)A=B時，Y(A=B)為真。由此得到如下表1-4所示的真值表。將Y(A>B)，Y(A=B)，Y(A<B)和A、B的關(guān)系寫成邏輯表達(dá)式則得到：

Y(A<B)=A’B
Y(A=B)=AB+A’B’=A⊙B
Y(A>B)=AB’

1位二進(jìn)制比較器程序清單comparer1.v

   module comparer1    (
      input wire a,           //定義輸入的兩個數(shù)a、b
      input wire b,
      output wire led1,     //定義三種輸出結(jié)果對應(yīng)的led
      output wire led2,
      output wire led3    );
    assign led1 = (!a)&b;    //a<b
    assign led2 = !(a^b);    //a=b
    assign led3 = a&(!b);    //a>b
  endmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計(jì)文件，并鍵入設(shè)計(jì)代碼。
3. 綜合并分配管腳，將輸入信號a、b、分配至撥碼開關(guān)，將輸出信號led1,led2,led3分配至板卡上的LED。a/M7,b/M8,led1/N13,led2/M12,led3/P12
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 按下對應(yīng)按鍵/撥動撥碼開關(guān)，觀察輸出結(jié)果。