設(shè)計(jì)一個(gè)3變量的多數(shù)表決電路（當(dāng)3個(gè)輸入端中有2個(gè)及以上輸入1時(shí)，輸出端才為“1”），然后在實(shí)驗(yàn)板上實(shí)現(xiàn)自己設(shè)計(jì)的邏輯電路，并驗(yàn)證是否正確。

3變量的多數(shù)表決器，即當(dāng)三個(gè)人中有兩個(gè)及以上投票的，則通過。定義三個(gè)變量A、B、C及投票結(jié)果Y，可以得到如下1-3所示的真值表。將Y和A、B、C的關(guān)系寫成邏輯表達(dá)式則得到：

Y=A’BC+AB’C+ABC’+ABC=AB+BC+AC

3變量表決器程序清單voter3.v

   module voter3    (
      input wire a,           //3個(gè)輸入變量a、b、c
      input wire b,
      input wire c,
      output wire led         //顯示表決結(jié)果led
    );
     assign 	led = (a&b)|(b&c)|(a&c);   //根據(jù)邏輯表達(dá)式得到表決結(jié)果
  endmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計(jì)文件，并鍵入設(shè)計(jì)代碼。
3. 綜合并分配管腳，將輸入信號(hào)a、b、c分配至撥碼開關(guān)，將輸出信號(hào)led分配至板卡上的LED。a/M7,b/M8,c/M9,led/N13
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 按下對(duì)應(yīng)按鍵/撥動(dòng)撥碼開關(guān)，觀察輸出結(jié)果。