使用半大馬士革工藝流程研究后段器件集成的工藝

• ●? ?介紹隨著技術(shù)推進(jìn)到1.5nm及更先進(jìn)節(jié)點，后段器件集成將會遇到新的難題，比如需要降低金屬間距和支持新的工藝流程。為了強化電阻電容性能、減小邊緣定位誤差，并實現(xiàn)具有挑戰(zhàn)性的制造工藝，需要進(jìn)行工藝調(diào)整。為應(yīng)對這些挑戰(zhàn)，我們嘗試在1.5nm節(jié)點后段自對準(zhǔn)圖形化中使用半大馬士革方法。我們在imec生產(chǎn)了一組新的后段器件集成掩膜版，以對單大馬士革和雙大馬士革進(jìn)行電性評估。新掩膜版的金屬間距分別為14nm、16nm、18nm、20nm和22nm，前兩類是1.5nm節(jié)點后段的最小目標(biāo)金屬間距
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