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CPLD在三相PFC矩陣變換器中的應用
- 1 引言 隨著電子技術的不斷發(fā)展，在通訊、控制工程中應運而生的各種硬件平臺在功率電子領域中顯示出了獨有的特色，例如：MCU，DSP和復雜可編程邏輯器(Complex Programmable Logic Device。簡稱CPLD)等集成度很高的數字芯片就是以其精度高，溫度漂移小，升級換代簡便，長期工作不老化等特點，而廣泛用于功率變換器中，且大有取代傳統(tǒng)模擬控制芯片的勢頭。CPLD的多個通道可以并行工作的這一特點，使得控制三相功率因數校正(PFC)矩陣變換器的6只雙向開關同步、協(xié)調地工作。在此，介紹的
- 關鍵字： CPLD 電源技術 矩陣變換器 模擬技術 三相PFC
基于DSP和CPLD的低功耗多路數據處理系統(tǒng)設計
- 引言 隨著電子技術的應用和發(fā)展，數字信號處理內容日益復雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設計技術也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數據處理系統(tǒng)。 模擬信號的輸入經過50Hz陷波電路(濾除工頻
- 關鍵字： CPLD DSP 單片機 多路數據處理 嵌入式系統(tǒng)
MCS-51單片機與CPLD/FPGA接口邏輯設計
- 在功能上，單片機與大規(guī)模CPLD有很強的互補性。單片機具有性能價格比高、功能靈活、易于人機對話、良好的數據處理能力濰點；CPLD/FPGA則具有高速、高可靠以及開發(fā)便捷、規(guī)范等優(yōu)點。以此兩類器件相結合的電路結構在許多高性能儀器儀表和電子產品中仍將被廣泛應用。本文就單片機與CPLD/FPGA的接口方式作一簡單介紹，希望對從事單片機和CPLD/FPGA研發(fā)的朋友能有所啟發(fā)。 單片機與CPLD/FPGA的接口方式一般有兩種，即總線方式與獨立方式，分別說明
- 關鍵字： CPLD/FPGA MCS-51 單片機 邏輯設計 嵌入式系統(tǒng)
在CPLD管理下實現高效多串口中斷源
- 近幾年來，隨著后PC時代的來臨，具有簡潔、高效等特點的嵌入式系統(tǒng)得到了飛速的發(fā)展。嵌入式技術發(fā)展到今天已將各種計算機技術多層次、多方面的交叉融合在了一起。嵌入式系統(tǒng)加快了工業(yè)設計進程，降低了開發(fā)成本及其風險，使用簡便，擴展靈活，高效精簡，可方便地應用于各工業(yè)領域。 中斷請求采用邊沿觸發(fā)來進行中斷檢測，通過將信號送到特定的引線來檢測中斷。每條引線對應一個可能的硬件中斷，因為系統(tǒng)不能辨認哪個設備使用中斷線，所以當多個1個的設備被設置成使用同一個特定中斷時就產生了混亂。中斷產生時，由專用的中斷程序接管系統(tǒng)，首先
- 關鍵字： CPLD RS232 串口 單片機 嵌入式系統(tǒng) 中斷源
CPLD在水下沖擊波記錄儀中的應用
- 1.引言 隨著大規(guī)模集成電路和單片機的迅速發(fā)展，復雜可編程邏輯器件（CPLD）具有使用靈活、可靠性高、功能強大的優(yōu)點，在電子產品設計中得到了廣泛的應用。CPLD可實現在系統(tǒng)編程，重復多次，而且還兼容IEEE1149.1(JTAG)標準的測試激勵端和邊界掃描能力，使用CPLD器件進行開發(fā)，不僅可以提高系統(tǒng)的集成化程度、可靠性和可擴充性，而且大大縮短產品的設計周期。由于CPLD采用連續(xù)連接結構，易于預測延時，從而使電路仿真更加準確。CPLD是標準的大規(guī)模集成電路產品，可用于各種數字邏輯系統(tǒng)
- 關鍵字： CPLD 測量 測試 沖擊波 記錄儀
蓄電池在線監(jiān)測系統(tǒng)的設計與實現
- 蓄電池在電力系統(tǒng)中是一種必備的后備電源且數量較多, 其使用壽命和安全可靠性倍受用戶關注。但由于使用不當或者不能及時維護，經常會導致蓄電池組中個別蓄電池的過放電或者早期失效。過放電或者早期失效的個別蓄電池在后備電源投入使用時,會嚴重影響整個電池組的放電容量,甚至會導致整個供電系統(tǒng)的崩潰。因此，為保證在市電被切斷時用電設備能夠安全可靠運行,避免蓄電池在長期使用過程中因個別電池過放電或者失效而引發(fā)事故帶來經濟損失,對蓄電池進行實時在線監(jiān)測和及時的故障診斷成為蓄電池維護工作的一個極為重要 方面。本文介紹的基于ST
- 關鍵字： CPLD 工業(yè)控制 監(jiān)測系統(tǒng) 蓄電池 工業(yè)控制
基于VHDL語言的卷積碼編解碼器的設計
- 1 引言 數字信息在有噪信道中傳輸時，會受到噪聲干擾的影響，誤碼總是不可避免的。為了在已知信噪比的情況下達到一定的誤碼率指標，在合理設計基帶信號，選擇調制、解調方式，并采用頻域均衡或時域均衡措施的基礎上，還應采用差錯控制編碼等信道編碼技術，使誤碼率進一步降低。卷積碼和分組碼是差錯控制編碼的2種主要形式，在編碼器復雜度相同的情況下，卷積碼的性能優(yōu)于分組碼，因此卷積碼幾乎被應用在所有無線通信的標準之中，如GSM ，IS95和CDMA2000的標準中。 目前,VHDL語言已成為EDA領域
- 關鍵字： VHDL 單片機 卷積碼編 嵌入式系統(tǒng)
基于DSP和CPLD的低功耗多路數據處理系統(tǒng)設計
- 引言 隨著電子技術的應用和發(fā)展，數字信號處理內容日益復雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設計技術也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數據處理系統(tǒng)。 模擬信號的輸入經過50Hz陷波電路(濾除工頻
- 關鍵字： ADS7805 CPLD DSP 單片機 嵌入式系統(tǒng) 數據處理
基于CPLD的位同步時鐘提取電路設計
- 引言 異步串行通信是現代電子系統(tǒng)中最常用的數據信息傳輸方式之一，一般情況下，為了能夠正確地對異步串行數據進行發(fā)送和接收，就必須使其接收與發(fā)送的碼元同步，位同步時鐘信號不僅可用來對輸入碼元進行檢測以保證收發(fā)同步，而且在對接收的數字碼元進行各種處理等過程中，也可以為系統(tǒng)提供一個基準的同步時鐘。 本文介紹的位同步時鐘的提取方案，原理簡單且同步速度較快。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在CPLD上實現。 位同步時鐘的提取原理 本系統(tǒng)由一個跳變沿捕捉模塊、一個狀態(tài)寄存器和一個可控計數器共三
- 關鍵字： CPLD 串行通信 電源技術 模擬技術 同步時鐘
基于CPLD的雷達仿真信號設計實現
- 引言 隨著新一代作戰(zhàn)飛機大量裝備現役，機載雷達設備的維修任務越來越繁重，現代化的仿真測試系統(tǒng)成為重要的維修設備。雷達信號的仿真又是測試系統(tǒng)中必不可少的。但采用函數/任意波發(fā)生器組成測試系統(tǒng)，不僅增加系統(tǒng)成本，而且還給系統(tǒng)軟件設計增加不必要的負擔。為此，提出了一種基于CPLD的雷達仿真信號的實現方案，它能為機載雷達測試系統(tǒng)提供所需的多種典型的重頻脈沖及制導信號。 雷達仿真信號發(fā)生器的結構 雷達仿真信號發(fā)生器主要由輸入輸出控制和產生仿真信號的CPLD芯片兩部分組成。輸入輸出控制信號是利用測試系統(tǒng)的
- 關鍵字： CPLD 單片機 仿真信號 嵌入式系統(tǒng)
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