vhdl 文章進(jìn)入vhdl 技術(shù)社區(qū)

基于VHDL的4PSK調(diào)制器設(shè)計與仿真

闡述了4PSK調(diào)制器的基本原理，給出調(diào)制系統(tǒng)設(shè)計框圖。在MAX+plusII環(huán)境下，利用VHDL語言實(shí)現(xiàn)了4PSK調(diào)制器設(shè)計，并對系統(tǒng)的各模塊仿真。采用VHDL模塊化和自上而下的設(shè)計方法，提高了系統(tǒng)的穩(wěn)定性和可靠性。
關(guān)鍵字： VHDL 4PSK 制器設(shè)計仿真

VHDL密碼控制系統(tǒng)的設(shè)計和仿真

1 引言　　隨著電子技術(shù)和ASIC技術(shù)的發(fā)展．?dāng)?shù)字系統(tǒng)設(shè)計向速度快、容量大、體積小、重量輕的趨勢發(fā)展。目前數(shù)字系統(tǒng)設(shè)計可直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上而下地逐層完成設(shè)計過程：描述、綜合、優(yōu)化、仿真與驗(yàn)證，以及器件生成。該設(shè)計過程除系統(tǒng)行為和功能描述外，其他設(shè)計幾乎都由計算機(jī)自動完成，從而實(shí)現(xiàn)電子設(shè)計自動化(EDA)。這樣大大地縮短了系統(tǒng)的設(shè)計周期，適應(yīng)當(dāng)今品種多、批量小的電子市場要求，提高了產(chǎn)品的競爭能力。由于電子設(shè)計自動化是采用硬件描述語言描述硬件電路，所以研究硬件語言及仿真、綜合
關(guān)鍵字： VHDL EDA

基于單片機(jī)和CPLD的數(shù)字頻率計的設(shè)計

　　引言　　在傳統(tǒng)的控制系統(tǒng)中，通常將單片機(jī)作為控制核心并輔以相應(yīng)的元器件構(gòu)成一個整體。但這種方法硬件連線復(fù)雜、可靠性差，且在實(shí)際應(yīng)用中往往需要外加擴(kuò)展芯片，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。對一些體積小的控制系統(tǒng)，要求以盡可能小的器件體積實(shí)現(xiàn)盡可能復(fù)雜的控制功能，直接應(yīng)用單片機(jī)及其擴(kuò)展芯片就難以達(dá)到所期望的效果。　　復(fù)雜可編程邏輯器件（CPLD）具有集成度高、運(yùn)算速度快、開發(fā)周期短等特點(diǎn)，它的出現(xiàn)，改變了數(shù)字電路的設(shè)計方法、增強(qiáng)了設(shè)計的靈活性。基于此，本文提出了一種采用Alt
關(guān)鍵字： CPLD 開發(fā)環(huán)境單片機(jī) 元器件 VHDL ASIC

VHDL設(shè)計中電路簡化問題的探討

　　近年來，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率。在這樣的技術(shù)背景下，能大大降低設(shè)計難度的VHDL設(shè)計方法正越來越廣泛地被采用。但是VHDL設(shè)計是行為級的設(shè)計?熕?帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。設(shè)計者主要是根據(jù)VHDL的語法規(guī)則，行為進(jìn)行描述，綜合工具進(jìn)行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進(jìn)行邏輯功能仿真和系統(tǒng)時延的仿真。實(shí)際設(shè)計過程中，由于每個工程師對語言規(guī)則、對電路行為的理解程度不同，每個人的編程風(fēng)格不同，往往同樣的系統(tǒng)功能，
關(guān)鍵字： VHDL 電路集成電路

基于Modelsim FLI接口的FPGA仿真技術(shù)

　　1、Modelsim 及 FLI接口介紹　　Modelsim是 Model Technology（Mentor Graphics的子公司）的 HDL 硬件描述語言仿真軟件，可以實(shí)現(xiàn) VHDL, Verilog，以及 VHDL-Verilog 混合設(shè)計的仿真。除此之外，Modelsim還能夠與 C 語言一起實(shí)現(xiàn)對 HDL 設(shè)計文件的協(xié)同仿真。同時，相對于大多數(shù)的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優(yōu)勢。這些特點(diǎn)使 Modelsim 越來越受到 EDA設(shè)計者、尤其是 FPGA
關(guān)鍵字： FPGA 仿真 Modelsim FLI VHDL

SDRAM接口的VHDL設(shè)計

　　RAM（隨機(jī)存取存儲器　是一種在電子系統(tǒng)中應(yīng)用廣泛的器件，通常用于數(shù)據(jù)和程序的緩存。隨著半導(dǎo)體工業(yè)的發(fā)展，RAM獲得了飛速的發(fā)展，從RAM、DRAM(Dynamic RAM，即動態(tài)RAM)發(fā)展到SDRAM(Synchronous Dynamic RAM，即同步動態(tài)RAM)，RAM的容量越來越大、速度越來越高，可以說存儲器的容量和速度已經(jīng)成為半導(dǎo)體工業(yè)水平的標(biāo)志。　?。?任務(wù)背景　　SDRAM具有大容量和高速的優(yōu)點(diǎn)，目前其存取速度可以達(dá)到100～133MHz，單片容量可以達(dá)到64Mbit或更高
關(guān)鍵字： VHDL SDRAM 存儲器微處理器

基于SystemC的系統(tǒng)級芯片設(shè)計方法研究

　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計已經(jīng)成為當(dāng)今集成電路設(shè)計的發(fā)展方向。SO C設(shè)計的復(fù)雜性對集成電路設(shè)計的各個層次,特別是對系統(tǒng)級芯片設(shè)計層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計要求。　　硬件設(shè)計領(lǐng)域有2種主要的設(shè)計語言：VHDL和Verilog HDL。而兩種語言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計界一直在尋找一種能同時實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設(shè)計語言的
關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL

SVPWM信號發(fā)生器的VHDL實(shí)現(xiàn)

　　近年來，DSP在SVPWM(空間矢量脈寬調(diào)制)控制領(lǐng)域得到了廣泛應(yīng)用。　　但是使用DSP單核心的控制方法仍然存在一些缺陷：基于軟件的：DSP在實(shí)現(xiàn)SVPWM觸發(fā)信號時需要較長的時鐘周期；微處理器中不確定的中斷響應(yīng)會導(dǎo)致PWM脈沖的相位抖動。針對以上問題，本文提出了一種利用FPGA實(shí)現(xiàn)的SVPWM信號發(fā)生器，系統(tǒng)結(jié)構(gòu)如圖1所示。作為DSP的外圍接口電路，該信號發(fā)生器能夠屏蔽DSP內(nèi)部錯誤中斷對輸入時間信號的影響，保證輸出完整的SVPWM觸發(fā)信號波形，其三相并行處理結(jié)構(gòu)還能夠有效提升系統(tǒng)的動態(tài)響應(yīng)速度
關(guān)鍵字： DSP SVPWM VHDL 信號發(fā)生器

簡易通用型PCI接口的VHDL-CPLD設(shè)計

　　用CPLD設(shè)計所構(gòu)成的CPI接口系統(tǒng)具有簡潔、可靠等優(yōu)點(diǎn)，是一種行之有效的設(shè)計途徑。很多技術(shù)雜志和網(wǎng)站上，都有不少用CPLD設(shè)計PCI常規(guī)傳輸系統(tǒng)的文章。但用這些方法在MzxPlusII、Fundition等環(huán)境下進(jìn)行模擬仿真時，其產(chǎn)生的時序往往與PCI規(guī)范有很大出入。雖然 Altera 等公司推出PCI核可以直接使用，但這樣的內(nèi)核占用CPLD資源較多，且能適配的器件種類少，同時價格也高，在實(shí)際設(shè)計應(yīng)用中有很大的局限性。因此，使用通用型CPLD器件設(shè)計簡易型PCI接口有很大的現(xiàn)實(shí)意義。在Compact
關(guān)鍵字： VHDL-CPLD

AC-Link數(shù)字音頻VHDL編/解碼的FPGA設(shè)計

　　引言　　數(shù)字音頻處理是指為真實(shí)再現(xiàn)聲音的逼真效果而對音頻進(jìn)行的編解碼處理技術(shù),它是寬帶網(wǎng)絡(luò)多媒體、移動多媒體通信的關(guān)鍵技術(shù).Audio Codec′97(音頻數(shù)字信號編/解碼器)是其中一種用于聲音錄放的技術(shù)標(biāo)準(zhǔn),簡稱AC′97. AC′97采用雙集成結(jié)構(gòu),即Digital Controller(數(shù)字信號控制器)和Audio Codec(音頻編解碼),使模/數(shù)轉(zhuǎn)換器ADC和數(shù)?模轉(zhuǎn)換器DAC轉(zhuǎn)換模塊獨(dú)立,盡可能降低EMI(電磁干擾)的影響。　　利用FPGA,可
關(guān)鍵字： FPGA VHDL

AC-Link數(shù)字音頻VHDL編/解碼的FPGA設(shè)計

?????? 提出一種利用FPGA實(shí)現(xiàn)AC-Link數(shù)字音頻處理的設(shè)計方案.AC-Link音頻編解碼系統(tǒng)以VHDL模塊進(jìn)行設(shè)計,經(jīng)過波形仿真和結(jié)果驗(yàn)證后,將程序下載到FPGA中實(shí)現(xiàn)1這種設(shè)計方法可以縮短設(shè)計周期,提高設(shè)計的可靠性和效率。　　 ??????? 引言 ??????? 數(shù)字音頻處理是指為真
關(guān)鍵字： AC-Link VHDL FPGA

基于現(xiàn)場可編程門陣列的數(shù)控延時器的設(shè)計

　　l 引言　　利用硬件描述語言結(jié)合可編程邏輯器件(PLD)可以極大地方便數(shù)字集成電路的設(shè)計，本文介紹一種利用VHDL硬件描述語言結(jié)合現(xiàn)場可編程門陣列(FPGA)設(shè)計的數(shù)控延時器，延時器在時鐘clk的作用下，從8位數(shù)據(jù)線輸入延時量，到LATCH高電平時鎖存數(shù)據(jù)，可以實(shí)現(xiàn)對觸發(fā)脈沖TRIG的任意量的延時。由于延時范圍不同，設(shè)計所用到的FPGA的資源也不同，本文詳細(xì)介紹最大延時量小于觸發(fā)脈沖周期的情況。該延時器的軟件編程和調(diào)試均在MuxplusⅡ環(huán)境下完成，系統(tǒng)設(shè)計選用Altera公司的EPFl0K30A
關(guān)鍵字： VHDL 現(xiàn)場可編程門陣列

一種用VHDL設(shè)計實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生方案

　　VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計劃的一部分，并于1986年和1987年分別成為美國國防部和IEEE的工業(yè)標(biāo)準(zhǔn)。作為一種硬件設(shè)計時采用的標(biāo)準(zhǔn)語言，VHDL具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和門級三個不同層次的設(shè)計，這樣設(shè)計師將在TOP-DOWN設(shè)計的全過程中均可方便地使用同一種語言。而且，VHDL設(shè)計是一種“概念驅(qū)動式”的高層設(shè)計技術(shù)，設(shè)計人員毋需通過門級原理圖描述電路
關(guān)鍵字： VHDL

使用VHDL語言設(shè)計FPGA的幾個常見問題的探討

?????? 詳細(xì)討論了在MAX plusⅡ開發(fā)平臺下使用VHDL硬件描述語言設(shè)計現(xiàn)場可編程門陣列(FP-GA)時常見的三個問題：等占空比分頻電路、延時任意量的延時電路、雙向電路。 ????? 1 引言 ??? ?????? 隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計可編程邏輯器件(PLD)/現(xiàn)場可編程門陣
關(guān)鍵字： VHDL FPGA 問題

錯誤檢測與糾正電路的設(shè)計與實(shí)現(xiàn)

　　在一些電磁環(huán)境比較惡劣的情況下,一些大規(guī)模集成電路常常會受到干擾,導(dǎo)致不能正常工作。特別是像RAM這種利用雙穩(wěn)態(tài)進(jìn)行存儲的器件,往往會在強(qiáng)干擾下發(fā)生翻轉(zhuǎn),使原來存儲的"0"變?yōu)?1",或者"1"變?yōu)?0",造成的后果往往是很嚴(yán)重的。例如導(dǎo)致一些控制程序跑飛,存儲的關(guān)鍵數(shù)據(jù)出錯等等?，F(xiàn)在,隨著芯片集成度的增加,發(fā)生錯誤的可能性也在增大。在一些特定的應(yīng)用中,這已經(jīng)成為一個不能忽視的問題。例如在空間電子應(yīng)用領(lǐng)域,單粒子翻轉(zhuǎn)效應(yīng)就成為困擾設(shè)計師的一個難題。　　在這種情況下,我們可以采用錯誤檢測與糾正EDA
關(guān)鍵字： EDAC VHDL 74630 模擬IC

共250條 15/17 |‹ « 8 9 10 11 12 13 14 15 16 17 »

vhdl 介紹

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后 [ 查看詳細(xì) ]