nios-ii 文章 進入nios-ii技術(shù)社區(qū)
基于Nios II的I2C總線接口的實現(xiàn)
- 0引言 I2C(Inter-Integrated Circuit)總線是一種由Phil-ips公司開發(fā)的兩線式串行總線，用于連接微控制器及其外圍設(shè)備。由于I2C總線僅用兩根信號線，并支持多主控工作方式，所以I2C總線在電子產(chǎn)品設(shè)備中應(yīng)用非常普遍。文獻[1]使用NiosⅡ的PIO接口模擬I2C時序完成對接口芯片的讀寫，而目前基于NiosⅡ的IP核越發(fā)豐富?；诖?，本文使用免費的IP核--I2C-Master Core，實現(xiàn)了對I2C接口芯片的讀寫操作，擴充了一種新的設(shè)計方法。本文首先介紹了I2C總
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基于NiosⅡ軟核的嵌入式多路視頻點播系統(tǒng)
- 本文針對特定的用戶環(huán)境，提出采用Altera的SOPC(片上可編程系統(tǒng))解決方案，利用NiosⅡ軟核處理器和FPGA(現(xiàn)場可編程門陣列)配置靈活、IP資源豐富、硬件設(shè)計和軟件編程方便的特點，通過擴展IDE(集成開發(fā)環(huán)境)接口，以硬盤作為存儲媒介，實現(xiàn)多路VOD系統(tǒng)的設(shè)計方案。該系統(tǒng)體積小、成本相對低廉，體現(xiàn)了嵌入式電子產(chǎn)品的優(yōu)勢。與傳統(tǒng)的VOD系統(tǒng)相比，使用范圍更具針對性，裝配更靈活，升級擴展更方便，具有很廣闊的前景。
- 關(guān)鍵字： 視頻 點播系統(tǒng) 嵌入式 軟核 Nios 基于
基于NIOS嵌入式軟核的硬盤錄像機的設(shè)計與實現(xiàn)
- 摘要:本文以硬盤錄像機的設(shè)計為例, 介紹了NIOS 嵌入式軟核的工作流程、開發(fā)步驟和使用方法。 關(guān)鍵詞: NIOS ;嵌入式處理器;硬盤錄像 隨著現(xiàn)場可編程邏輯陣列( FPGA) 技術(shù)的日益成熟,基于片上的可編程( SOPC)的嵌入式處理器受到越來越多的關(guān)注。特別是Altera公司推出的NIOS嵌入式處理器軟核, 通過軟件編程的方法可靈活地實現(xiàn)嵌入式處理器的功能, 并且針對FPGA進行性能優(yōu)化, 可以大大提高系統(tǒng)性能。此外，NIOS還具有片上調(diào)試功能,因此便于系統(tǒng)的設(shè)計和調(diào)試.本文以硬盤錄
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基于nios和μClinux的嵌入式系統(tǒng)設(shè)計
- 嵌入式系統(tǒng)一般由嵌入式微處理器、外圍硬件設(shè)備、嵌入式操作系統(tǒng)以及用戶應(yīng)用程序四部分組成，其發(fā)展主要體現(xiàn)在芯片技術(shù)的進步上，以及在芯片技術(shù)限制下的算法與軟件的進步上。 隨著芯片制造技術(shù)的發(fā)展，嵌入式系統(tǒng)的結(jié)構(gòu)也隨之發(fā)生了重大變革，從基于微處理器的嵌入式系統(tǒng)到基于微控制器的嵌入式系統(tǒng)，繼而將可編程邏輯pld(programmable logic device)技術(shù)引入到嵌入式系統(tǒng)設(shè)計中，進而又發(fā)展到soc(system on chip)，最終將pld與嵌入式處理器結(jié)合而成為sopc(system o
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Altera宣布開始提供新的Cyclone III版NiosII嵌入式評估套件
- Altera公司宣布開始提供新的Cyclone® III版Nios® II嵌入式評估套件。Nios II評估套件是功能豐富的低成本平臺，為嵌入式設(shè)計人員提供快捷簡單的實踐方式來評估Nios II處理器、SOPC Builder系統(tǒng)設(shè)計軟件及其定制應(yīng)用軟件。 在獨特的樹脂玻璃箱中，Nios II 評估套件含有一塊Cyclone III入門電路板和觸摸屏LCD，通過屏幕觸摸，支持開發(fā)人員啟動網(wǎng)絡(luò)和音頻圖像處理等實例應(yīng)用軟件。對于剛開始FPGA處理器設(shè)計的軟件開發(fā)人員，它還是理想的開發(fā)
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多處理器系統(tǒng)中Nios II軟核處理器啟動方案的設(shè)計
- 摘要：首先分析研究nios ii軟核處理器系統(tǒng)的啟動過程，然后在多處理器系統(tǒng)中設(shè)計一nios ii 的啟動方案，此方案通過外部cpu控制nios ii處理器系統(tǒng)的啟動。 關(guān)鍵詞：nios ii;系統(tǒng)啟動;多處理器系統(tǒng);sopc 引言 nios ii 處理器是altera公司設(shè)計的一款基于fpga的32位risc嵌入式軟核處理器，具有32位指令集、數(shù)據(jù)通路及地址空間，是其可編程系統(tǒng)芯片(sopc)的核心。nios ii系統(tǒng)采用altera公司設(shè)計的一套avalon總線交換結(jié)構(gòu)，aval
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基于Nios II的非一般模式類設(shè)備設(shè)計與集成
- 液晶顯示器按其功能可分為筆段式和點矩陣式液晶顯示器，后者又可以分為字符點陣式和圖形點陣式液晶顯示器。圖形點陣式液晶顯示器不僅可顯示數(shù)字、字符等內(nèi)容，還能顯示漢字和任意圖形。但此類液晶顯示屏屬于非一般模式類設(shè)備，在Nios II中不能直接開發(fā)使用。 對于一個全新的外部設(shè)備，Nios II有更好的解決方案快速的掌握它的控制方法。按照設(shè)備的電器要求，使用Nios II的已有的基本控制設(shè)備(例如通用輸入輸出端口PIO)掌握新設(shè)備的控制特性與方法。當充分理解新設(shè)備的特性后就可以按照Nios II的硬件抽象
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Altera攜手Synopsys為ASIC設(shè)計提供Nios II處理器內(nèi)核
- Altera和Synopsys宣布，Altera流行的Nios II處理器內(nèi)核可通過DesignWare Star IP包提供許可給客戶使用。這一新品擴展了Altera現(xiàn)有的FPGA和HardCopy®結(jié)構(gòu)化ASIC產(chǎn)品供給，幫助Nios II用戶將設(shè)計移植到標準單元ASIC。Nios II處理器內(nèi)核是應(yīng)用最廣泛的FPGA處理器，其客戶群有5,000多家電子設(shè)備生產(chǎn)商，包括世界上排名靠前的OEM。 通過DesignWare Star IP包，設(shè)計人員可以使用一流Star IP供應(yīng)商開發(fā)的
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基于Nios II的DTMB單頻網(wǎng)適配器設(shè)計
- 1 引言 作為地面數(shù)字電視的組網(wǎng)方式之一，單頻網(wǎng)(SingleFrequendy Network，SFN)具有節(jié)省頻率資源和能實現(xiàn)大范圍無線覆蓋的特點，在世界各地得到廣泛應(yīng)用。組建單頻網(wǎng)要解決的一個難題是發(fā)射機的同步問題，為此單頻網(wǎng)引入了GPS接收機和單頻網(wǎng)適配器來實現(xiàn)全網(wǎng)的同步。 2006年8月具有自主知識產(chǎn)權(quán)的DTMB標準正式確定為中國地面數(shù)字廣播傳輸標準，該標準中，系統(tǒng)的信號幀與絕對時間同步，與DVB-T等標準相比，實現(xiàn)單頻網(wǎng)更具優(yōu)勢。 2 單頻網(wǎng)適配器總體實現(xiàn)方案 單頻網(wǎng)主要有中心發(fā)射站
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在NIOS-II系統(tǒng)中A/D數(shù)據(jù)采集接口的設(shè)計與實現(xiàn)
- 在FPGA系統(tǒng)中，實現(xiàn)對外部A/D數(shù)據(jù)采集電路的控制接口邏輯，由于其邏輯功能不是很復(fù)雜，因此可采用自定義的方式。采用這種方法進行設(shè)計有兩種途徑。①從軟件上去實現(xiàn)。這種方案將NIOS處理器作為一個主控制器，通過編寫程序來控制數(shù)據(jù)轉(zhuǎn)換電路。由于NIOS處理器的工作頻率相對于外部設(shè)備來說要高出許多，故此種方法會造成CPU資源極大的浪費；②用FPGA 的邏輯資源來實現(xiàn)A/D采集電路的控制邏輯。FPGA有著豐富的邏輯資源和接口資源，在其中實現(xiàn)并行的數(shù)據(jù)采集很少會受到硬件資源的限制，在功能上，設(shè)計的接口控制邏輯相當于
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基于FPGA的步進電機正弦波細分驅(qū)動器設(shè)計
- 摘 要：本設(shè)計應(yīng)用Altera 公司的Cyclone II系列的FPGA（現(xiàn)場可編程門陣列）實現(xiàn)了對步進電機正弦波可變細分控制，并在FPGA中進行了具體驗證和實現(xiàn)。該方案綜合運用了電流跟蹤型SPWM技術(shù)、PI調(diào)節(jié)、片上可編程系統(tǒng)SOPC技術(shù)、EDA技術(shù)等。步進電機控制系統(tǒng)用FPGA實現(xiàn)了Nios II軟核處理器與硬件邏輯電路集于一體，發(fā)揮了處理器的靈活性和數(shù)字邏輯電路高速性，有效地解決了步距角的高細分問題，細分數(shù)最高達4096，而且細分數(shù)可自動調(diào)節(jié)。實驗
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基于雙Nios II的紅外圖像實時Otsu局部遞歸分割算法設(shè)計
- 摘 要：針對傳統(tǒng)Otsu局部遞歸分割方法很難實時實現(xiàn)的局限性，提出了一種適合現(xiàn)場可編程門陣列(FPGA)中Nios II軟核處理器實現(xiàn)的快速Otsu局部遞歸分割算法，該算法的思路是把一次Otsu分割得到的目標區(qū)域作為新的圖像再進行一次Otsu分割，得到的結(jié)果作為最終分割閾值．利用并行Nios II和VHDL實現(xiàn)的硬件加速邏輯協(xié)同設(shè)計保證算法的實時實現(xiàn)。實驗結(jié)果表明，在不同的背景下，利用本文設(shè)計能夠?qū)崟r穩(wěn)定地對目標分割提取，具有較好的魯棒性。 關(guān)鍵字：FPGA&nb
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機 FPGA Nios II 0tsu分割 局部遞歸 嵌入式
Nios SoC系統(tǒng)中的BCH編解碼IP核的設(shè)計
- 引 言 循環(huán)碼是最重要的一類線性分組糾錯碼，而BCH碼又是目前發(fā)現(xiàn)的性能很好且應(yīng)用廣泛的循環(huán)碼，它具有嚴格的代數(shù)理論，對它的理論研究也非常透徹。BCH碼的實現(xiàn)途徑有軟件和硬件兩種。軟件實現(xiàn)方法靈活性強且較易實現(xiàn)，但硬件實現(xiàn)方法的工作速度快，在高數(shù)據(jù)速率和長幀應(yīng)用場合時具有優(yōu)勢。FPGA(現(xiàn)場可編程門陣列)為DSP算法的硬件實現(xiàn)提供了很好的平臺，但如果單獨使用一片F(xiàn)PGA實現(xiàn)BCH編解碼，對成本、功耗和交互速度都不利。最新的SoC(片上系統(tǒng))設(shè)計方法可以很好地解決這個問題。
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