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MCU應(yīng)用系統(tǒng)從16位升級(jí)為32位時(shí)的設(shè)計(jì)考慮
- 當(dāng)我們打算把一個(gè)16位的微控制器(MCU)升級(jí)到32位的時(shí)候，通常要考慮多方面的設(shè)計(jì)問題。本文以汽車引擎控制單元(ECU)為例，概要介紹了對(duì)這些問題的處理方法。 在過去的二十年當(dāng)中，隨著交通工具復(fù)雜性的日益增加
- 關(guān)鍵字： 考慮 設(shè)計(jì) 升級(jí) 應(yīng)用系統(tǒng) MCU
用FPGA動(dòng)態(tài)探頭與數(shù)字VSA對(duì)DSP設(shè)計(jì)實(shí)時(shí)分析
- 用FPGA動(dòng)態(tài)探頭與數(shù)字VSA對(duì)DSP設(shè)計(jì)實(shí)時(shí)分析, 隨著 FPGA 在數(shù)字通信設(shè)計(jì)領(lǐng)域（蜂窩基站、衛(wèi)星通信和雷達(dá)）的高性能信號(hào)處理電路中成為可行的選擇,分析和調(diào)試工具必須包括能幫助您在最短時(shí)間內(nèi)得到電路最佳性能的新技術(shù)?！ ‰m然現(xiàn)在已經(jīng)有多種連接仿真與射頻
- 關(guān)鍵字： 設(shè)計(jì) 實(shí)時(shí) 分析 DSP VSA 動(dòng)態(tài) 探頭 數(shù)字 FPGA
一種出租車計(jì)價(jià)器的FPGA設(shè)計(jì)方案及應(yīng)用
- O引言FPGA(FieldProgrammableGateArray，現(xiàn)場(chǎng)可編程門陣列)是一種高密度可編程邏輯器件，它支持...
- 關(guān)鍵字： FPGA Max+Plus 出租車計(jì)價(jià)器
FPGA的時(shí)鐘頻率同步原理研究與設(shè)計(jì)實(shí)現(xiàn)
- 引言網(wǎng)絡(luò)化運(yùn)動(dòng)控制是未來運(yùn)動(dòng)控制的發(fā)展趨勢(shì)，隨著高速加工技術(shù)的發(fā)展，對(duì)網(wǎng)絡(luò)節(jié)點(diǎn)間的時(shí)間同步精度...
- 關(guān)鍵字： FPGA 時(shí)鐘頻率同步
基于FPGA的PCB測(cè)試機(jī)硬件電路設(shè)計(jì)研究
- 引言PCB光板測(cè)試機(jī)基本的測(cè)試原理是歐姆定律，其測(cè)試方法是將待測(cè)試點(diǎn)間加一定的測(cè)試電壓，用譯碼電...
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出租車計(jì)價(jià)器的FPGA設(shè)計(jì)
- O 引 言
FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)是一種高密度可編程邏輯器件，它支持系統(tǒng)可編程，通過寫入不同的配置數(shù)據(jù)就可以實(shí)現(xiàn)不同的邏輯功能。使用FPGA來設(shè)計(jì)電子系統(tǒng)，具有設(shè)計(jì)周期短 - 關(guān)鍵字： FPGA 出租車計(jì)價(jià)器
日立高科與瑞薩科技就出讓其半導(dǎo)體生產(chǎn)設(shè)備業(yè)務(wù)達(dá)成協(xié)議
- 2009年12月22日，日立高科公司(以下簡(jiǎn)稱日立高科)和瑞薩科技公司(以下簡(jiǎn)稱瑞薩)共同宣布，就瑞薩將其100%子公司----總部設(shè)在山梨縣的株式會(huì)社瑞薩東日本半導(dǎo)體公司轉(zhuǎn)讓給日立高科的全資子公司株式會(huì)社日立高科設(shè)備有限公司一事，達(dá)成吸收其企業(yè)的剝離協(xié)議。兩家公司以及日立高科和瑞薩同時(shí)還簽署了業(yè)務(wù)轉(zhuǎn)讓方面的最終協(xié)議。這是日立高科和瑞薩于2009年10月28日所發(fā)表的就“日立高科將從瑞薩科技收購其半導(dǎo)體生產(chǎn)設(shè)備業(yè)務(wù)”事宜的最新更新信息?，F(xiàn)將業(yè)務(wù)轉(zhuǎn)讓方法、背景和日期分述如下：
- 關(guān)鍵字： 瑞薩 MCU
基于DSP的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)
- 關(guān)鍵字： DSP FPGA 調(diào)幅廣播 信號(hào)檢測(cè)
基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)
- 在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號(hào)不僅用于監(jiān)測(cè)輸入碼元信號(hào)，確保收發(fā)同步，而且在獲取幀同步及對(duì)接收的數(shù)字碼元進(jìn)行各種處理的過程中也為系統(tǒng)提供了一個(gè)基準(zhǔn)
- 關(guān)鍵字： FPGA DPLL 位同步時(shí)鐘
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