mcu-fpga 文章 進入mcu-fpga技術社區(qū)
實現(xiàn)基于USB3.0技術的高清攝像頭系統(tǒng)設計
- 高清圖像質量已經(jīng)快速成為現(xiàn)代家庭中多媒體產(chǎn)品的標準配置。在該領域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應用包括安保、醫(yī)療成像和工廠生產(chǎn)線檢測系統(tǒng)等等。當然，盡管增強型成像技術在不久的將來更加流行似乎是板上釘釘?shù)氖虑椋@將取決于支持更高數(shù)據(jù)傳輸能力的先進半導體技術的發(fā)展。本文將以實例闡述半導體技術所取得的進展。 雖然USB連接標準開始并沒有引起太多關注，但從上世紀90年代中期第一次脫穎而出已經(jīng)改變了很多，它現(xiàn)在已經(jīng)遠遠不只是為低數(shù)據(jù)速率的鼠標和
- 關鍵字： USB FIFO 緩沖器 FPGA 顯示器
駿龍科技最新物聯(lián)網(wǎng)開發(fā)套件和電機驅動方案擴展Altera MAX 10 FPGA的應用
- 領先的技術分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網(wǎng)開發(fā)套件和電機驅動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進的處理能力，駿龍科技推出的產(chǎn)品進一步驗證了MAX® 10 FPGA的卓越性能，并進一步豐富了Altera公司的工業(yè)解決方案。 “Mpression Odyssey(奧德賽)”開發(fā)套件是一
- 關鍵字： 駿龍科技 物聯(lián)網(wǎng) FPGA
瞄準MCU 華虹設計欲領軍國產(chǎn)芯片崛起
- 上海華虹集成電路有限責任公司(華虹設計)是專業(yè)的智能卡與信息安全芯片解決方案供應商，作為IC卡技術的國內(nèi)領頭羊，華虹設計是國內(nèi)綜合實力最強的芯片供應商，是中國“909 工程”的重要IC設計公司，公司芯片年出貨量達6億顆，擁有十多年在智能卡與信息安全芯片的豐富經(jīng)驗。 經(jīng)歷了與半導體制造業(yè)務剝離之后，華虹設計成為了中國電子信息產(chǎn)業(yè)集團有限公司(CEC)下屬子公司，更加專注于半導體產(chǎn)品的設計研發(fā)，并適應市場競爭的需要不斷調(diào)整戰(zhàn)略重點。華虹設計在致力于開發(fā)技術先進、引領市場的智能
- 關鍵字： MCU 華虹
利用FPGA和分解器數(shù)字轉換器簡化角度測量
- 1 編碼器和分解器的類型 編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經(jīng)過這兩個位置時產(chǎn)生A或B脈沖。獨立的外部電動計數(shù)器然后從這些脈沖解讀出轉速和旋轉方向。雖然適用于眾多應用，但是增量式計數(shù)器確實存在某些不足。例如，在輪軸停轉情況下，增量編碼器在開始運行之前必須首先通過調(diào)回到某個指定校準點來實現(xiàn)自身校準。另外，增量式計數(shù)器易受到電氣干擾的影響，導致發(fā)送到系統(tǒng)的脈沖不準確，進而造成旋轉計數(shù)錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標應用有影響，則
- 關鍵字： 編碼器 分解器 RDC FPGA 脈沖
Tcl在Vivado中的應用
- Xilinx的新一代設計套件 Vivado 相比上一代產(chǎn)品 ISE， 在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。 但是對初學者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。 本文介紹了 Tcl 在 Vivado 中的基礎應用，希望起到拋磚引玉的作用，指引使用者在短時間內(nèi)快速掌握相關技巧，更好地發(fā)揮 Vivado 在 FPGA 設計中的優(yōu)勢。 1
- 關鍵字： Xilinx VivadoTcl FPGA cells
基于瑞薩R7F0C002單片機的JJY數(shù)字電波鐘設計(上)
- 1 引言 隨著時代的發(fā)展，人類對于精確的時間越來越重視，像國防、衛(wèi)星、天氣監(jiān)控等系統(tǒng)，需要精確的時間來做資料的備份以及同步的處理。傳統(tǒng)的計時方式難以滿足日益精確的時間要求，融合了微電子技術、計算機技術、通訊技術與現(xiàn)代時頻技術的電波鐘正是成為合適的選擇。它接收授時中心以無線電長波傳送的標準時間信號，并通過內(nèi)置微處理器解碼處理，從而實現(xiàn)時間自動校準，使電波鐘表顯示的時間與國家的標準時間保持高度同步。 鑒于目前我國 BPC 低頻時碼格式尚未公開，我們只能制作接收日本 JJY60 信號的電波鐘表。
- 關鍵字： 瑞薩 JJY 單片機 R7F0C002 MCU LCD
Altera: FPGA集成硬核浮點DSP
- 1 FPGA浮點運算推陳出新 以往FPGA在進行浮點運算時，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數(shù)和自然對數(shù)等更復雜的數(shù)學函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
- 關鍵字： Altera FPGA LUT DSP 數(shù)據(jù)通路
三相SPWM波形發(fā)生器的設計與仿真
- 本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設計了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
- 關鍵字： VHDL SPWM DDS 死區(qū)時間 FPGA 201505
聲納圖像動態(tài)范圍擴展與FPGA實現(xiàn)
- 本文針對成像聲納擴展圖像動態(tài)范圍和增強圖像細節(jié)的需求，提出了一種基于開方運算的動態(tài)范圍擴展方法。基于課題組研制的多波束成像聲納原理樣機的研制，分析了數(shù)據(jù)動態(tài)范圍壓縮導致圖像細節(jié)丟失的原因及其對成像質量的影響，采用JPL快速平方根近似算法改善了開方運算FPGA實現(xiàn)過程的資源占用和系統(tǒng)延時。最后，對改進設計方案進行了實驗驗證，通過多波束成像聲納系統(tǒng)的消聲水池實驗證明了本文動態(tài)范圍擴展方法的有效性和可行性，系統(tǒng)成像質量改善明顯，達到優(yōu)化設計的預期目標。
- 關鍵字： 成像聲納 動態(tài)范圍 平方根 FPGA 波束成像 201505
無運放的權電阻網(wǎng)絡在單片機控制系統(tǒng)中的應用(下)
- 接上篇 編程思路 對于電阻類數(shù)據(jù)，常用的數(shù)表有電阻數(shù)表、AD數(shù)表。 1. 電阻數(shù)表，優(yōu)點是直觀，方便后期查驗，與電源電壓無關;缺點和AD值之間需要額外的計算，占用系統(tǒng)時間。 2. AD數(shù)表，優(yōu)點是MCU只需做比較而無需乘除，與電源電壓無關;缺點是不直觀，需要保存好原始的計算表格以備查驗。 這里使用第二種AD數(shù)表，我們推導一下AD值與地址設置值之間的關系： 因為并聯(lián)電路和串聯(lián)電路都是線性電路，電源VCC的波動會直接導致輸出電壓波動，所以直接把VCC和Vref連接能
- 關鍵字： MCU PCB 電阻 AD數(shù)表 VCC
無運放的權電阻網(wǎng)絡在單片機控制系統(tǒng)中的應用(上)
- 前言 命題的起源是一款RS485從機設計過程中，需要給它提供一個手動設置從機地址的功能，市面上同類產(chǎn)品，一般是兩種做法。 一種是純軟件，通過設備的RS485端口，按廠家給出的通信協(xié)議，比如Modbus RTU，修改它作為從機地址的寄存器的值，有些要求重啟才生效。優(yōu)點是節(jié)省了PCB面積和相關的元器件，缺點是操作麻煩，需要客戶先搭建軟硬件環(huán)境，把設備地址修改完后再安裝到系統(tǒng)里。 另一種是硬件上提供了撥碼開關，想修改地址時，撥成不同的地址組合就可以了。這種做法優(yōu)點是操作很簡單，不需要額外的
- 關鍵字： RS485 MCU PCB 單片機 電阻
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