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CPLD/FPGA 內(nèi)部結(jié)構(gòu)與原理

可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來(lái)的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過(guò)軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級(jí)PLD時(shí)，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模
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SPI協(xié)議，MCP2515裸機(jī)驅(qū)動(dòng)詳解，收藏吧用得著

SPI概述Serial Peripheral interface 通用串行外圍設(shè)備接口是Motorola首先在其MC68HCXX系列處理器上定義的。SPI接口主要應(yīng)用在 EEPROM，F(xiàn)LASH，實(shí)時(shí)時(shí)鐘，AD轉(zhuǎn)換器，還有數(shù)字信號(hào)處理器和數(shù)字信號(hào)解碼器之間。SPI，是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時(shí)為PCB的布局上節(jié)省空間。SPI特點(diǎn)采用主-從模式(Master-Slave) 的控制方式SPI 規(guī)定了兩個(gè) SPI 設(shè)備之間通信必須由主設(shè)備 (Mas
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ESP32的功耗如何降低？

ESP32 是一款集成了 Wi-Fi 和藍(lán)牙功能的低功耗芯片，它可以根據(jù)不同的工作模式和配置選項(xiàng)來(lái)調(diào)節(jié)其功耗。根據(jù)我搜索到的信息ESP32 功耗的要點(diǎn)：ESP32 提供了五種可配置的電源模式，分別是活動(dòng)模式、調(diào)制解調(diào)器睡眠模式、淺睡眠模式、深度睡眠模式和休眠模式。每種電源模式都有其獨(dú)特的功能和節(jié)能特性，例如在深度睡眠模式下，ESP32 的功耗可以降低到約 0.15 mA1，而在休眠模式下，ESP32 的功耗可以降低到約 2.5 μA。ESP32 的功耗還受到其時(shí)鐘源、CPU 主頻、外圍設(shè)備、Wi-Fi 和
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淺談因電遷移引發(fā)的半導(dǎo)體失效

前言半導(dǎo)體產(chǎn)品老化是一個(gè)自然現(xiàn)象，在電子應(yīng)用中，基于環(huán)境、自然等因素，半導(dǎo)體在經(jīng)過(guò)一段時(shí)間連續(xù)工作之后，其功能會(huì)逐漸喪失，這被稱為功能失效。半導(dǎo)體功能失效主要包括：腐蝕、載流子注入、電遷移等。其中，電遷移引發(fā)的失效機(jī)理最為突出。技術(shù)型授權(quán)代理商Excelpoint世健的工程師Wolfe Yu在此對(duì)這一現(xiàn)象進(jìn)行了分析。?1、?背景從20世紀(jì)初期第一個(gè)電子管誕生以來(lái)，電子產(chǎn)品與人類的聯(lián)系越來(lái)越緊密，特別是進(jìn)入21世紀(jì)以來(lái)，隨著集成電路的飛速發(fā)展，人們對(duì)電子產(chǎn)品的需求也變得愈加豐富。隨著電子
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2024年FPGA將如何影響AI？

隨著新一年的到來(lái)，科技界有一個(gè)話題似乎難以避開：人工智能。事實(shí)上，各家公司對(duì)于人工智能談?wù)摰萌绱酥?，沒(méi)有熱度才不正常！在半導(dǎo)體領(lǐng)域，大部分對(duì)于AI的關(guān)注都集中在GPU或?qū)Ｓ肁I加速器芯片（如NPU和TPU）上。但事實(shí)證明，有相當(dāng)多的組件可以直接影響甚至運(yùn)行AI工作負(fù)載。FPGA就是其中之一。對(duì)于那些了解FPGA靈活性和可編程性的人來(lái)說(shuō)，這并不令人驚訝，但對(duì)許多其他人來(lái)說(shuō)，這兩者之間的聯(lián)系可能并不明顯。問(wèn)題的關(guān)鍵在于通過(guò)軟件讓一些經(jīng)典的AI開發(fā)工具（如卷積神經(jīng)網(wǎng)絡(luò)（CNN））針對(duì)FPGA支持的可定制電路設(shè)
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Verilog HDL基礎(chǔ)知識(shí)9之代碼規(guī)范示例

2.Verilog HDL 代碼規(guī)范模板示例//******************************************************** // // Copyright(c)2016, ECBC // All rights reserved // // File name
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Verilog HDL基礎(chǔ)知識(shí)9之代碼規(guī)范

1.RTL CODE 規(guī)范1.1標(biāo)準(zhǔn)的文件頭在每一個(gè)版塊的開頭一定要使用統(tǒng)一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權(quán)等必要信息。統(tǒng)一使用以下的文件頭：其中*為必需的項(xiàng)目//******************************************************** // // Copyright(c)2016, ECBC // All rights&nbs
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詳解CPLD/FPGA架構(gòu)與原理

可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來(lái)的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過(guò)軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級(jí)PLD時(shí)，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模
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MCX A：新的通用MCU和資源豐富的FRDM開發(fā)平臺(tái)

恩智浦正式發(fā)布MCX A14x和A15x系列“通用”微控制器。MCX A隸屬于MCX產(chǎn)品組合，基于Arm? Cortex?-M33內(nèi)核平臺(tái)。MCX的理念是將主流恩智浦器件的卓越特色與創(chuàng)新功能結(jié)合起來(lái)，打造下一代智能邊緣設(shè)備?？蓴U(kuò)展性是MCX產(chǎn)品組合的一個(gè)重要優(yōu)勢(shì)。MCX A系列在該產(chǎn)品組合中發(fā)揮著重要作用，是各類應(yīng)用的基礎(chǔ)。它面向多個(gè)市場(chǎng)的廣泛應(yīng)用，包括：? 工業(yè)通信? 智能計(jì)量? 自動(dòng)化與控制? 傳感器?&n
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Verilog HDL基礎(chǔ)知識(shí)8之綜合語(yǔ)句

可綜合語(yǔ)句1.要保證Verilog HDL賦值語(yǔ)句的可綜合性，在建模時(shí)應(yīng)注意以下要點(diǎn)：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句，如forever、while等。5.不使用用戶自定義原語(yǔ)（UDP元件）。6.盡量使用同步方式設(shè)計(jì)電路。7.除非是關(guān)鍵路徑的設(shè)計(jì)，一般不采用調(diào)用門級(jí)元件來(lái)描述設(shè)計(jì)的方法，建議采用行為語(yǔ)句來(lái)完成設(shè)計(jì)。8.用always過(guò)程塊描述組合邏輯，應(yīng)在敏感信號(hào)列表中列出所有的輸入信號(hào)。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí)，應(yīng)盡量使
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Microchip推出低成本PolarFire SoC Discovery工具包加速RISC-V和FPGA設(shè)計(jì)

嵌入式行業(yè)對(duì)基于RISC-V?的開源處理器架構(gòu)的需求日益增長(zhǎng)，但在商用芯片或硬件方面的選擇仍然有限。為了填補(bǔ)這一空白并推動(dòng)創(chuàng)新，Microchip Technology Inc.（微芯科技公司）宣布推出PolarFire? SoC Discovery工具包。通過(guò)為嵌入式處理和計(jì)算加速提供用戶友好、功能豐富的開發(fā)工具包，Microchip可幫助各種水平的工程師采用新興技術(shù)。新發(fā)布的開源開發(fā)工具包具有支持Linux?和實(shí)時(shí)應(yīng)用的四核 RISC-V 應(yīng)用級(jí)處理器、豐富的外設(shè)和95K低功耗高性能FPGA邏輯元件。
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專注關(guān)鍵趨勢(shì)領(lǐng)域系統(tǒng)解決方案，推動(dòng)“贏得項(xiàng)目”整個(gè)進(jìn)程

過(guò)去的2023年是半導(dǎo)體發(fā)展充滿不確定性的一年，在這一年時(shí)間里很多半導(dǎo)體公司的發(fā)展經(jīng)歷了非常大的不確定性。Microchip Technology總裁兼首席執(zhí)行官Ganesh Moorthy在總結(jié)公司2023年的過(guò)程時(shí)表示，公司在2023年一開始有很強(qiáng)的業(yè)務(wù)增長(zhǎng)勢(shì)頭，隨后遇到了宏觀經(jīng)濟(jì)的不穩(wěn)定。盡管面臨這些戲劇性變化，但Microchip還是通過(guò)一系列戰(zhàn)略有效地應(yīng)對(duì)了挑戰(zhàn)，以進(jìn)一步促進(jìn)穩(wěn)定性、韌性和長(zhǎng)期增長(zhǎng)。Microchip對(duì)需求預(yù)測(cè)減少的策略響應(yīng)包括幫助客戶減輕庫(kù)存風(fēng)險(xiǎn)，尋找雙贏結(jié)果，同時(shí)將大多數(shù)產(chǎn)品
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國(guó)產(chǎn)51單片機(jī)CA51F4系列的端口配置，以及外部中斷配置操作說(shuō)明

國(guó)產(chǎn)51單片機(jī)CA51F412L2是基于IT的51內(nèi)核單片機(jī)，內(nèi)置18K的Flash，集成8路的12位ADC采集，串口，段碼屏驅(qū)動(dòng)，3路PWM，觸摸按鍵功能。廣泛應(yīng)用于帶LCM顯示，觸摸的產(chǎn)品類型，今天繼續(xù)講解端口和外部中斷的配置使用過(guò)程。GPIO 主要特性如下：l 可配置為高阻模式l I/O 結(jié)構(gòu)可獨(dú)立設(shè)置上拉電阻l 輸出模式可選開漏輸出或推挽輸出l 數(shù)據(jù)輸出鎖存支持讀-修改-寫l 支持 1.8~5.5V 寬電壓范圍一,單片機(jī)IO端口說(shuō)明CA51F4 系列芯片最大封裝有 46 個(gè) I/O 引腳，每個(gè)引腳
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Verilog HDL基礎(chǔ)知識(shí)7之模塊例化

Verilog使用模塊（module）的概念來(lái)代表一個(gè)基本的功能塊。一個(gè)模塊可以是一個(gè)元件，也可以是低層次模塊的組合。常用的設(shè)計(jì)方法是使用元件構(gòu)建在設(shè)計(jì)中多個(gè)地方使用的功能塊，以便進(jìn)行代碼重用。模塊通過(guò)接口（輸入和輸出）被高層的模塊調(diào)用，但隱藏了內(nèi)部的實(shí)現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計(jì)者可以方便地對(duì)某個(gè)模塊進(jìn)行修改，而不影響設(shè)計(jì)的其他部分。在verilog中，模塊聲明由關(guān)鍵字module開始，關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個(gè)模塊必須具有一個(gè)模塊名，由它唯一地標(biāo)識(shí)這個(gè)模塊。模塊的端口列表則描述
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Verilog HDL基礎(chǔ)知識(shí)6之語(yǔ)法結(jié)構(gòu)

雖然 Verilog 硬件描述語(yǔ)言有很完整的語(yǔ)法結(jié)構(gòu)和系統(tǒng)，這些語(yǔ)法結(jié)構(gòu)的應(yīng)用給設(shè)計(jì)描述帶來(lái)很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語(yǔ)法結(jié)構(gòu)是不能與實(shí)際硬件電路對(duì)應(yīng)起來(lái)的，比如 for 循環(huán)，它是不能映射成實(shí)際的硬件電路的，因此，Verilog 硬件描述語(yǔ)言分為可綜合和不可綜合語(yǔ)言。下面我們就來(lái)簡(jiǎn)單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語(yǔ)句來(lái)描述數(shù)字硬件電路。(2) 所
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