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Spartan-3 FPGA系列中高效PCB布局的LVDS信號(hào)倒相

　　提要　　在比較簡(jiǎn)單的未大量使用過(guò)孔的四層或六層 PCB 上，可能很難對(duì) LVDS 或 LVPECL 這類差分信號(hào)布線。其原因是，驅(qū)動(dòng)器上的正極引腳必須驅(qū)動(dòng)接收器上的相應(yīng)正極引腳，而負(fù)極引腳則必須驅(qū)動(dòng)接收器的負(fù)極引腳。有時(shí)跡線以錯(cuò)誤的方向結(jié)束，這實(shí)際上是向電路中添加了一個(gè)倒相器。本應(yīng)用指南說(shuō)明 Spartan?- 3 FPGA 系列如何僅通過(guò)在接收器數(shù)據(jù)通路中加入一個(gè)倒相器即可避免大量使用過(guò)孔，并且在不要求 PCB 重新設(shè)計(jì)的情況下即可解決意外的 PCB 跡線交換問(wèn)題。這項(xiàng)技術(shù)同樣適用于將 FPGA
關(guān)鍵字： PCB LVDS 倒相器 FPGA SDR

3G系統(tǒng)中AGC的FPGA設(shè)計(jì)實(shí)現(xiàn)

　　1 引言　　大多數(shù)接收機(jī)必須處理動(dòng)態(tài)范圍很大的信號(hào)，這需要進(jìn)行增益調(diào)整，以防止過(guò)載或某級(jí)產(chǎn)生互調(diào)，調(diào)整解調(diào)器的工作以優(yōu)化工作。在現(xiàn)代無(wú)線電接收裝置中?？勺?cè)鲆娣糯笃魇请娍氐?，并且?dāng)接收機(jī)中使用衰減器時(shí)，他們通常都是由可變電壓控制的連續(xù)衰減器?？刂茟?yīng)該是平滑的并且與輸入的信號(hào)能量通常成對(duì)數(shù)關(guān)系(線性分貝)。在大多數(shù)情況下，由于衰落，AGC通常用來(lái)測(cè)量輸入解調(diào)器的信號(hào)電平，并且通過(guò)反饋控制電路把信號(hào)電平控制在要求的范同內(nèi)。　　2 系統(tǒng)總體設(shè)計(jì) 　　在本設(shè)計(jì)中，前端TD_SCDM
關(guān)鍵字： TD_SCDMA AGC FPGA RSP IIR

利用FPGA實(shí)現(xiàn)工業(yè)以太網(wǎng)交換機(jī)設(shè)計(jì)優(yōu)化

利用FPGA實(shí)現(xiàn)工業(yè)以太網(wǎng)交換機(jī)設(shè)計(jì)優(yōu)化,工業(yè)以太網(wǎng)技術(shù)一直在進(jìn)步，并越來(lái)越普及，而設(shè)計(jì)師面臨著對(duì)高性價(jià)比工業(yè)交換機(jī)日益強(qiáng)勁的需求。基于ASIC和ASSP的交換機(jī)因其架構(gòu)固定，所以實(shí)際上沒(méi)有余地定制出新的系統(tǒng)特性。為了增加特性設(shè)計(jì)一般要推倒重來(lái)，此舉會(huì)導(dǎo)致額外的設(shè)計(jì)時(shí)間和成本支出。但如上所述的支持IEEE 1588交換機(jī)的FPGA設(shè)計(jì)可節(jié)省6到9個(gè)月的工程時(shí)間，并提供給設(shè)計(jì)師夢(mèng)寐以求的靈活性，幫助他們實(shí)現(xiàn)精確定時(shí)協(xié)議（PTP）、支持多個(gè)工業(yè)以太網(wǎng)標(biāo)準(zhǔn)、額外的標(biāo)準(zhǔn)接口或者其它可能的定制特性。
關(guān)鍵字：交換機(jī) 設(shè)計(jì) 優(yōu)化以太網(wǎng) 工業(yè) FPGA 實(shí)現(xiàn) 利用

在高清晰LCD HDTV中使用Cyclone III FPGA

　　引言　　當(dāng)今的液晶顯示(LCD) 技術(shù)在高清晰電視(HDTV) 領(lǐng)域得到了廣泛應(yīng)用，其挑戰(zhàn)在于如何獲得更高的分辨率，實(shí)現(xiàn)更快的數(shù)據(jù)速率。提高數(shù)據(jù)速率需要專業(yè)圖像處理算法來(lái)支持快速移動(dòng)的視頻。業(yè)界遇到的主要問(wèn)題是：怎樣實(shí)現(xiàn)這些算法，率先將產(chǎn)品推向市場(chǎng)，并且能夠控制好產(chǎn)品功耗? 　　為解決這一問(wèn)題，當(dāng)硬件平臺(tái)和不同尺寸的LCD 顯示屏連接時(shí)，設(shè)計(jì)人員需要確定怎樣重新配置圖像處理算法。面積較大的LCD 顯示屏需要更快的數(shù)據(jù)速率，因此，難點(diǎn)在于怎樣根據(jù)顯示屏大小來(lái)調(diào)整數(shù)據(jù)速率。　　采用新的低成本Cy
關(guān)鍵字： FPGA Cyclone III LCD HDTV

立體液晶顯示器的圖像獲取及顯示

　　立體液晶顯示器是近年來(lái)新出現(xiàn)的虛擬現(xiàn)實(shí)顯示設(shè)備，它真實(shí)地再現(xiàn)場(chǎng)景的三維信息，顯示具有縱深感的圖像。其最大特點(diǎn)就是觀察者無(wú)需使用任何附加設(shè)備，直接用肉眼就可看到屏幕上顯示的立體圖像。觀測(cè)者可以更容易、更快速地理解真實(shí)的景深信息，更全面、更直觀地洞察圖像空間位置的實(shí)際分布狀況。　　目前，國(guó)內(nèi)外的自由立體液晶顯示方式通常采用計(jì)算機(jī)采集圖像并存儲(chǔ)，處理后輸出到液晶屏驅(qū)動(dòng)電路板，然后通過(guò)板載模數(shù)轉(zhuǎn)換模塊等處理后在液晶屏顯示立體圖像。這種方式主要由計(jì)算機(jī)進(jìn)行圖像采集和處理，其開(kāi)發(fā)周期短，但成本較高，體積較大，
關(guān)鍵字：顯示器虛擬液晶 FPGA

保護(hù)敏感IC元件

　　為了成本，集成度和性能等指標(biāo)，采用高速串行數(shù)據(jù)接口，并且減小半導(dǎo)體制造布局是非常有必要的。但這種較小的器件更容易受到較低電壓和電流所造成的靜電損傷。另外，用于高速數(shù)據(jù)線上的低電容ESD保護(hù)器件在電容減小的同時(shí)，動(dòng)態(tài)電阻會(huì)變大，這會(huì)使它們保護(hù)系統(tǒng)敏感IC元件的能力變差。　　對(duì)于傳統(tǒng)的ESD保護(hù)方案，強(qiáng)大的靜電放電保護(hù)與良好的信號(hào)完整性是一對(duì)矛盾。有一些ASIC根本無(wú)法在保證信號(hào)完整性的同時(shí)，有效地進(jìn)行ESD保護(hù)。　　數(shù)據(jù)表說(shuō)明書(shū) 　　系統(tǒng)設(shè)計(jì)者通常用器件數(shù)據(jù)表上標(biāo)注的ESD等級(jí)來(lái)比較其ESD保
關(guān)鍵字： ASIC IC元件 ESD CMD

FPGA設(shè)計(jì)開(kāi)發(fā)中應(yīng)用仿真技術(shù)解決故障的方法

　　本文針對(duì)FPGA實(shí)際開(kāi)發(fā)過(guò)程中，出現(xiàn)故障后定位困難、反復(fù)修改代碼編譯時(shí)間過(guò)長(zhǎng)、上板后故障解決無(wú)法確認(rèn)的問(wèn)題，提出了一種采用仿真的方法來(lái)定位、解決故障并驗(yàn)證故障解決方案?？梢源蟠蟮墓?jié)約開(kāi)發(fā)時(shí)間，提高開(kāi)發(fā)效率。　　FPGA近年來(lái)在越來(lái)越多的領(lǐng)域中應(yīng)用，很多大通信系統(tǒng)（如通信基站等）都用其做核心數(shù)據(jù)的處理。但是過(guò)長(zhǎng)的編譯時(shí)間，在研發(fā)過(guò)程中使得解決故障的環(huán)節(jié)非常令人頭痛。本文介紹的就是一種用仿真方法解決故障從而減少研發(fā)過(guò)程中的編譯次數(shù)，最終達(dá)到準(zhǔn)確定位故障、縮短解決故障時(shí)間的目的。文例所用到的軟件開(kāi)發(fā)平臺(tái)
關(guān)鍵字： FPGA 應(yīng)用仿真

影響FPGA設(shè)計(jì)中時(shí)鐘因素的探討

　　時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào)，系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行, 這就要求時(shí)鐘信號(hào)時(shí)延差要非常小, 否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò)；因而明確FPGA設(shè)計(jì)中決定系統(tǒng)時(shí)鐘的因素，盡量較小時(shí)鐘的延時(shí)對(duì)保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義。　　1.1 建立時(shí)間與保持時(shí)間　　建立時(shí)間（Tsu：set up time）是指在時(shí)鐘沿到來(lái)之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時(shí)間，如果建立的時(shí)間不滿足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時(shí)間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后
關(guān)鍵字： FPGA 時(shí)鐘

2008年7月18日，Altera公布第二季度業(yè)績(jī)

　　Altera公司今天宣布第二季度銷(xiāo)售額達(dá)到3.599億美元，比2008年第一季度增長(zhǎng)7%，比2007年第二季度增長(zhǎng)13%。在2008年第一季度0.839億美元凈收入和每股攤薄后收益0.27美元基礎(chǔ)上，第二季度凈收入增長(zhǎng)到0.98億美元，每股攤薄后收益0.32美元。和2007年第二季度相比，今年第二季度凈收入增長(zhǎng)22%，每股攤薄后收益增長(zhǎng)43%。　　上半年運(yùn)營(yíng)現(xiàn)金流為2.268億美元。第二季度，Altera以140萬(wàn)美元回購(gòu)其65,000普通股。到目前為止，在第三季度，Altera已經(jīng)以1004萬(wàn)美
關(guān)鍵字： Altera FPGA Stratix

基于SOPC的視頻采集系統(tǒng)設(shè)計(jì)

　　0 引言　　視頻采集的主流實(shí)現(xiàn)方案有兩種：一是基于ASIC，該方案一般采用意法、AMD等公司的專用視頻處理芯片；二是基于DSP，主要采用TI、ADI等公司的DSP信號(hào)處理器。它們作為輔處理器，可在主CPU控制下進(jìn)行視頻信號(hào)的采集壓縮。隨著FPGA的發(fā)展，通過(guò)SOPC技術(shù)實(shí)現(xiàn)視頻采集已成為一種易于開(kāi)發(fā)、設(shè)計(jì)靈活的方案。而這主要得益于IP復(fù)用技術(shù)的發(fā)展。在FPGA上構(gòu)建復(fù)雜嵌入式系統(tǒng)可利用既有的功能模塊及其驅(qū)動(dòng)程序。該方案具有更大的集成度和靈活性，因而必將成為電子設(shè)計(jì)發(fā)展的一大趨勢(shì)。　　本文介紹了
關(guān)鍵字： SOPC 視頻采集 DSP ASIC FPGA

基于FPGA電火花加工脈沖電源的設(shè)計(jì)

　　0引言　　數(shù)控電火花(electrical discharge machining，EDM)機(jī)床是一種實(shí)現(xiàn)工件精密加工的特種加工工具。早期的電火花成型加工機(jī)床的脈沖電源電路是用分立元件組成，或者是用單片機(jī)來(lái)實(shí)現(xiàn)。分立元件電路設(shè)計(jì)復(fù)雜，電路調(diào)試?yán)щy，基于單片機(jī)或者是32位的嵌入式CPU的脈沖電源性能有了很大的提高，也具有了很高的智能性，但對(duì)于不同的處理器，其移植性不太好，而且如果硬件電路一旦完成就不能進(jìn)行更改與升級(jí)。而采用現(xiàn)場(chǎng)可編程門(mén)陣列FPGA在很好的繼承單片機(jī)或者是嵌入式CPU設(shè)計(jì)的電源的優(yōu)點(diǎn)
關(guān)鍵字： FPGA 脈沖電源 EDM 數(shù)控機(jī)床嵌入式

利用視頻套件加速FPGA上的視頻開(kāi)發(fā)

　　隨著下一代視頻壓縮標(biāo)準(zhǔn)問(wèn)世，行業(yè)從基本視頻處理向更復(fù)雜的集成處理解決方案轉(zhuǎn)移，這使得系統(tǒng)的要求超越了獨(dú)立DSP力所能及的視頻性能。FPGA以不到30美元的價(jià)格提供20GMACs以上的DSP性能，從而為成本敏感型軍事、汽車(chē)、醫(yī)療、消費(fèi)、工業(yè)和安全應(yīng)用填補(bǔ)了這一空白。只有FPGA能夠?yàn)檎锥藢?duì)端視頻解決方案提供邏輯、嵌入式處理、OS支持和驅(qū)動(dòng)器。　　妨礙開(kāi)發(fā)人員將FPGA用于視頻應(yīng)用的因素并非他們?nèi)狈?duì)FPGA性能優(yōu)勢(shì)的了解，而是缺乏使用其設(shè)計(jì)流程的經(jīng)驗(yàn)，對(duì)于那些習(xí)慣于用C語(yǔ)言編程的傳統(tǒng)DSP程序開(kāi)發(fā)
關(guān)鍵字： FPGA 視頻套件 VSK Simulink

一種基于FPGA控制全彩大屏幕顯示的設(shè)計(jì)(圖)

目前的DVI接口分為兩種，一個(gè)是DVI-D接口，只能接收數(shù)字信號(hào)，接口上只有3排8列共24個(gè)針腳，其中右上角的一個(gè)針腳為...
關(guān)鍵字： FPGA 接口芯片 DVI 聯(lián)機(jī)控制圖像數(shù)據(jù) gamma校正 D-Sub End-user 控制原理

基于DSP的圖象采集與處理系統(tǒng)的設(shè)計(jì)

　　0 引言　　圖像處理系統(tǒng)的一個(gè)關(guān)鍵問(wèn)題就是數(shù)據(jù)量龐大，數(shù)據(jù)處理相關(guān)性高，實(shí)時(shí)實(shí)現(xiàn)比較困難。即使采用高速單片機(jī)也無(wú)法滿足實(shí)時(shí)處理的需求，而DSP芯片則具有速度快，信號(hào)處理功能強(qiáng)大，實(shí)時(shí)性好等特點(diǎn)，因此，將DSP用于圖像處理可使這一難題得到較好的解決。　　1 系統(tǒng)構(gòu)成　　本系統(tǒng)采用基于CameraLink接口的圖像輸出相機(jī)。DSP采用TI的TMS320C6711，這是一種高性能DSP處理器，其工作頻率為150 MHz，最大處理能力高達(dá)900MFLOps，該DSP既可滿足高速處理要求，又可滿足高
關(guān)鍵字： DSP 圖象采集與處理 Camera Link USB FPGA

2008年嵌入式設(shè)計(jì)調(diào)查結(jié)果：工程師很辛苦

　　Tech Insights/Embedded Systems Design 2008年嵌入式市場(chǎng)調(diào)研報(bào)告表明，嵌入式系統(tǒng)設(shè)計(jì)人員在2008年要參與更多項(xiàng)目的開(kāi)發(fā)，按期完成開(kāi)發(fā)任務(wù)是他們最大的問(wèn)題，有一半以上（大于50%）的開(kāi)發(fā)項(xiàng)目不能按期完成。? 　　調(diào)查結(jié)果表明：自2005年以來(lái)，2008年新項(xiàng)目對(duì)應(yīng)項(xiàng)目改進(jìn)的比例是這幾年中最高的。在所有開(kāi)發(fā)項(xiàng)目中，新開(kāi)發(fā)項(xiàng)目占46%，剩余54%為以往開(kāi)發(fā)項(xiàng)目的升級(jí)和改進(jìn)。項(xiàng)目的改進(jìn)和升級(jí)主要是針對(duì)新的軟件特性（占81%），或因采用了新處理器（55%），
關(guān)鍵字：嵌入式設(shè)計(jì) 工程師商用OS 定制OS FPGA DSP MCU