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            FPGA全局時鐘和第二全局時鐘資源的使用方法
            
                                                            
              
                    	
            • FPGA全局時鐘和第二全局時鐘資源的使用方法-目前,大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計,對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求,一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘,以達(dá)到最低的時鐘抖動和延遲。
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            • 關(guān)鍵字：
                        全局時鐘  FPGA  賽靈思                          
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            Verilog設(shè)計中的一些避免犯錯的小技巧
            
                                                            
              
                    	
            • Verilog設(shè)計中的一些避免犯錯的小技巧-這是一個在設(shè)計中常犯的錯誤列表，這些錯誤常使得你的設(shè)計不可靠或速度較慢，為了提高你的設(shè)計性能和提高速度的可靠性你必須確定你的設(shè)計通過所有的這些檢查。
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            • 關(guān)鍵字：
                        FPGA  Verilog                          
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            基于verilog的FPGA編程經(jīng)驗總結(jié)
            
                                                            
              
                    	
            • 基于verilog的FPGA編程經(jīng)驗總結(jié)-用了半個多月的ISE，幾乎全是自學(xué)起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學(xué)ISE的童鞋不再因為一些小問題而糾結(jié)，把這幾天的經(jīng)驗總結(jié)了一下。好了，廢話不多說，上料！
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            • 關(guān)鍵字：
                        verilog  FPGA                          
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            多核處理器會取代FPGA嗎？
            
                                                            
              
                    	
            • 多核處理器會取代FPGA嗎？-有人認(rèn)為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應(yīng)用中正逐步替代現(xiàn)場可編程門陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負(fù)責(zé)圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點（FP）運算。
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            • 關(guān)鍵字：
                        FPGA  GPU  Tilera                          
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            7 50T 入門級FPGA評估套件上手評測
            
                                                            
              
                    	
            • 7 50T 入門級FPGA評估套件上手評測-FPGA即現(xiàn)場可編程門陣列，屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計工具的不斷發(fā)展，F(xiàn)PGA的門檻（學(xué)習(xí)成本和價格成本）也越來越低，目前已經(jīng)成為實現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。
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            • 關(guān)鍵字：
                        FPGA  可編程邏輯  Xilinx                          
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            FPGA的快速入門經(jīng)驗談（part1）
            
                                                            
              
                    	
            • FPGA的快速入門經(jīng)驗談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來，迷茫， 迷茫到幾乎絕望，不過，他們還年輕，青春尚存，還有創(chuàng)造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
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            • 關(guān)鍵字：
                        FPGA  單片機(jī)                          
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            FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解
            
                                                            
              
                    	
            • FPGA開發(fā)技巧之同步復(fù)位與異步復(fù)位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復(fù)位的比較這個常見問題，據(jù)說也是IC公司經(jīng)常問到的一面試題。
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            • 關(guān)鍵字：
                        FPGA  同步復(fù)位  異步復(fù)位                          
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            詳細(xì)圖解在NetFPGA上創(chuàng)建一個OpenFlow Switch的網(wǎng)絡(luò)
            
                                                            
              
                    	
            • 詳細(xì)圖解在NetFPGA上創(chuàng)建一個OpenFlow Switch的網(wǎng)絡(luò)-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的 如 圖所示，我們會創(chuàng)建一個基于OpenFlow Switch的網(wǎng)絡(luò)。
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            • 關(guān)鍵字：
                        FPGA  NetFPGA                          
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            用FPGA實現(xiàn)MAC核所要完成的功能
            
                                                            
              
                    	
            • 用FPGA實現(xiàn)MAC核所要完成的功能-MAC發(fā)送模塊可將上層協(xié)議提供的數(shù)據(jù)封裝之后通過MII接口發(fā)送給PHY。
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            • 關(guān)鍵字：
                        FPGA  MAC  MII                          
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            FPGA verilog實現(xiàn)的1602時鐘計數(shù)器
            
                                                            
              
                    	
            • FPGA verilog實現(xiàn)的1602時鐘計數(shù)器-網(wǎng)上很少用人公開這一類代碼，一搜FPGA  1602，都是寫一個靜態(tài)的顯示，在實際應(yīng)用中，是沒有用的，因此這個簡單的例子，給大家拋磚引玉了！
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            • 關(guān)鍵字：
                        FPGA  1602時鐘計數(shù)器                          
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            如何使用PlanAhead/Adept加速管腳排布
            
                                                            
              
                    	
            • 如何使用PlanAhead/Adept加速管腳排布-在排布FPGA管腳生成ucf文件的過程中，當(dāng)FPGA管腳較多的時候，手工排布管腳不僅效率低，而且很容易出錯。借助PlanAhead和Adept等工具，可以很方便快速的實現(xiàn)管腳排布。
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            • 關(guān)鍵字：
                        PlanAhead  Adept  FPGA                          
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            組合邏輯設(shè)計中的毛刺現(xiàn)象
            
                                                            
              
                    	
            • 組合邏輯設(shè)計中的毛刺現(xiàn)象-和所有的數(shù)字電路一樣，毛刺也是FPGA電路中的棘手問題，它的出現(xiàn)會影響電路工作的穩(wěn)定性，可靠性，嚴(yán)重時會導(dǎo)致整個數(shù)字系統(tǒng)的誤動作和邏輯紊亂。
              • 
                    	                        
            • 關(guān)鍵字：
                        毛刺  FPGA  電路                          
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            FPGA管腳分配時需注意的一些事項
            
                                                            
              
                    	
            • FPGA管腳分配時需注意的一些事項-設(shè)計過FPGA的原理圖，看FPGA的手冊，說管腳的分配問題，如時鐘管腳要用GC類管腳，而且單端時鐘輸入時要用P類型的管腳，不能用N類型管腳等等。
              • 
                    	                        
            • 關(guān)鍵字：
                        FPGA                          
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            學(xué)習(xí)FPGA需要注意的幾個重要問題
            
                                                            
              
                    	
            • 學(xué)習(xí)FPGA需要注意的幾個重要問題-如何學(xué)好FPGA呢，很多人很困惑，多數(shù)停留在基礎(chǔ)位置徘徊，我就這方面問題給大家談幾點自己的看法。
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            • 關(guān)鍵字：
                        FPGA  數(shù)字電路  HDL語言                          
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            使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真
            
                                                            
              
                    	
            • 使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真-在使用FPGA進(jìn)行無線通信或者進(jìn)行信號處理時，一般按照這樣的步驟進(jìn)行
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            • 關(guān)鍵字：
                        FPGA  Matlab仿真  SignalTapII                          
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		      			      			      	您好，目前還沒有人創(chuàng)建詞條fpga-pwm!
             
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