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基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計
- 隨著嵌入式技術(shù)的飛速發(fā)展，對嵌入式系統(tǒng)的應用需求也呈現(xiàn)出不斷增長的態(tài)勢，因此，嵌入式技術(shù)也相應地取得了重要的進展，系統(tǒng)設(shè)備不斷向高速化、集成化、低功耗的方向發(fā)展?，F(xiàn)場可編程門陣列FPGA經(jīng)過近20年的發(fā)展，到目前已成為實現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。 FPGA具有單片機和DSP無法比擬的優(yōu)勢，相對于單片機和DSP工作需要依靠其上運行的軟件進行，F(xiàn)PGA全部的控制邏輯是由延時更小的硬件來完成的。 通用串行總線(USB)是現(xiàn)代數(shù)據(jù)傳輸?shù)陌l(fā)展趨勢，是解決計算機與外設(shè)連接瓶頸的有效手段，USB2.O版本在原先的版本
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京微雅格推出國內(nèi)首款低功耗FPGA芯片CME-HR（黃河）系列
- 日前，京微雅格(北京)科技有限公司宣布適時推出了黃河系列CAP(可編程應用平臺)HR系列，以迎合低功耗，小封裝及靈活的應用場景需求。 據(jù)京微雅格產(chǎn)品市場總監(jiān)竇祥峰介紹，其產(chǎn)品特點如下： CME-HR系列低功耗FPGA采用40納米臺聯(lián)電低功耗工藝，靜態(tài)最低功耗可達35.2uW，最小封裝WLCSP16僅1.5mm*1.5mm?！ ≡撓盗挟a(chǎn)品主要面向手持類或其它移動便攜式終端與設(shè)備的相關(guān)應用領(lǐng)域，該領(lǐng)域要求具備遠程升級、動態(tài)配置和功耗管理等功能，滿足LTE及未來的5G智能手機、便攜式智能終端(Tablet
- 關(guān)鍵字： 京微雅格 CAP FPGA
一種基于DSP與FPGA的高速通信接口設(shè)計方案
- 在雷達信號處理、數(shù)字圖像處理等領(lǐng)域中，信號處理的實時性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢及DSP芯片在復雜算法處理上的優(yōu)勢，DSP+FPGA的實時信號處理系統(tǒng)的應用越來越廣泛。ADI公司的TigerSHARC系列DSP芯片浮點處理性能優(yōu)越，故基于這類。DSP的DSP+FPGA處理系統(tǒng)正廣泛應用于復雜的信號處理領(lǐng)域。同時在這類實時處理系統(tǒng)中，F(xiàn)PGA與DSP芯片之間數(shù)據(jù)的實時通信至關(guān)重要。 TigerSHARC系列DSP芯片與外部進行數(shù)據(jù)通信主要有兩種方式：總線方式和鏈路口方式。鏈
- 關(guān)鍵字： DSP FPGA
基于FPGA的自適應均衡器算法實現(xiàn)
- 摘要：近年來，自適應均衡技術(shù)在通信系統(tǒng)中的應用日益廣泛，利用自適應均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機的性能。為了適應寬帶數(shù)字接收機的高速率特點，本文闡述了自適應均衡器的原理并對其進行改進。最后使用FPGA芯片和Verilog HDL設(shè)計實現(xiàn)了自適應均衡器并仿真驗證了新方法的有效性。 信道均衡技術(shù)(Channel equalization)是指為了提高衰落信道中的通信系統(tǒng)的傳輸性能而采取的一種抗衰落措施。它主要是減小信道的多徑時延帶來的碼間串擾(ISI)問題。其原理是對信道或整個傳輸系統(tǒng)特性進行
- 關(guān)鍵字： FPGA LMS
在云端，還好嗎？
- 十四個月之前，我參加了一次Plunify的媒體沙龍活動，寫了一篇名為《云時代才剛剛開始》的文章，談了一點我對把芯片設(shè)計結(jié)合云計算和對Plunify這家創(chuàng)業(yè)公司的看法。那時候，Plunify主推的業(yè)務(wù)是租用亞馬遜的服務(wù)器資源，搭建一個FPGA開發(fā)的云端平臺，讓設(shè)計公司可以把設(shè)計方案上傳到云端來仿真，以節(jié)省大量的時間，同時也避開了自建云的昂貴成本?！ ∫荒赀^去了，我終于又有機會和Plunify做一次更加深入的交流，看看Plunify在中國大陸市場的深水里摸了一年石頭后，到底有沒有摸到魚。 Plunify
- 關(guān)鍵字： Plunify 云端 FPGA InTime
逐夢十年賽靈思
- 時間都去哪了?當公司全球上下熱烈慶祝成立30周年的時候， 回首我在賽靈思竟然也已有十載。從上海到北京，從新天地到盤古大觀，從北京最開始幾個人的小辦事處到今天數(shù)十人數(shù)千規(guī)模的北京公司，我有幸見證了賽靈思在中國的巨大發(fā)展和變遷，但不變的是這份工作帶來的強大吸引力和提供給大家的實現(xiàn)夢想的舞臺。 賽靈思是我的第一份工作，一做就做了十年。很多周圍的同學朋友都已經(jīng)換了多家公司，也有很多在高校都成了學術(shù)帶頭人，教授， 也不停地有獵頭和朋友追問我為什么不愿意動一動。 我清楚我的執(zhí)著和堅守來源于公司人性化和平等的
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基于VHDL和QuartusⅡ的數(shù)字電子鐘設(shè)計與實現(xiàn)
- 摘要：采用FPGA進行的數(shù)字電路設(shè)計具有更大的靈活性和通用性，已成為目前數(shù)字電路設(shè)計的主流方法之一。本文給出一種基于FPGA的數(shù)字鐘設(shè)計方案。該方案采用VHDL設(shè)計底層模塊，采用電路原理圖設(shè)計頂層系統(tǒng)。整個系統(tǒng)在QuartusⅡ開發(fā)平臺上完成設(shè)計、編譯和仿真，并在FPGA硬件實驗箱上進行測試。測試結(jié)果表明該設(shè)計方案切實可行。 EDA(Electronic Design Automation)又名電子設(shè)計自動化，其基本特征是：以超大規(guī)?？删幊踢壿嬈骷鏔PGA，為設(shè)計載體，以硬件描述語言，如VHDL，為
- 關(guān)鍵字： FPGA QuartusⅡ
All Programmable平臺讓FPGA市場大有可為
- 曾有句話這樣說到：“當你認為設(shè)計完美的時候，不是因為沒有什么可以加，而是你不能再去除什么?！边@話用在FPGA上是再合適不過了。從簡單的邏輯集成到現(xiàn)在集成ARM核、DSP、模擬電路、存儲器等無所不包的系統(tǒng)級集成，從純硬件開發(fā)到可以用C、C++或System C來開發(fā)，從此前價格高昂到現(xiàn)在低成本低功耗，從工藝的跟隨到成為先進工藝的引領(lǐng)和3D IC的成功，從傳統(tǒng)的通信、工業(yè)和軍工等應用向消費電子、醫(yī)療電子、汽車電子、嵌入式市場等擴展，F(xiàn)PGA成為擴充我們想像力的“先鋒”。
- 關(guān)鍵字： 賽靈思 FPGA All Programmable
不想荒廢你的大學生活吧？看看牛人是怎樣成為電子學霸的！
- 寫這篇文章的時候，我正處于碩士研究生畢業(yè)論文的準備階段，眼睜睜看著我的大學生活即將畫上句號，再看看身邊有很多低年級的學生們一天天把時間白白荒費掉，我在心里替他們惋惜，在即將結(jié)束我的大學生活之際，我將我的大學幾年的有意義的生活與大家分享，看過這篇文章后也許能讓那些有夢想的同學為了實現(xiàn)自己的人生目標少走些彎路，大家要相信，大學校園——將為你提供一生最好的學習環(huán)境。 我高中畢業(yè)于新疆伊寧市三中，2002年考入哈爾濱工程大學信息與通信工程學院電子信息工程專業(yè)，2006年以創(chuàng)新人才
- 關(guān)鍵字： DSP ARM FPGA/CPLD
大神教你如何做好邏輯設(shè)計
- 規(guī)范很重要 工作過的朋友肯定知道，公司里是很強調(diào)規(guī)范的，特別是對于大的設(shè)計(無論軟件還是硬件)，不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設(shè)計也是這樣：如果不按規(guī)范做的話，過一個月后調(diào)試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了;如果一個項目做了一半一個人走了，接班的估計得從頭開始設(shè)計;如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計的可重用性。 在邏輯方面，我覺得比較重要的規(guī)范有這些： 1.設(shè)計必須文檔化。要將設(shè)計思路，詳細實現(xiàn)等寫入文檔
- 關(guān)鍵字： FPGA 時序 電路
為親身參與FPGA加速中國“智”造而自豪
- 今年是賽靈思公司成立30周年的日子，我衷心地對我們的公司說一聲“Happy Birthday”。我是2003年加入賽靈思的，今年也是我在賽靈思的第十一年。我在賽靈思的工作歷程也是賽靈思在中國的發(fā)展歷程，更是賽靈思支持中國自主知識產(chǎn)權(quán)創(chuàng)新的光輝歷程。 賽靈思的發(fā)言人在眾多場合無數(shù)次提到，我們致力于自主創(chuàng)新，并且能夠幫助實現(xiàn)中國“智”造。我個人的親身感受也確實如此。在我加入賽靈思的時候是從事FAE的工作，現(xiàn)在也還是在做技術(shù)相關(guān)的工作。很多客戶都知道，賽
- 關(guān)鍵字： 賽靈思 FPGA TD
基于FPGA的高速數(shù)傳中定時同步設(shè)計
- 摘要 文中對適用于高速突發(fā)通信的基于數(shù)字濾波平方的定時同步算法進行了研究。通過對在高速數(shù)據(jù)傳輸通信中，該定時同步環(huán)路的定時誤差估計模塊進行并行結(jié)構(gòu)實現(xiàn)，大幅降低了系統(tǒng)對于時鐘的要求，且更加易于實現(xiàn);將文中所提定時控制部分與其他文獻中的方法做了對比，表明所用方法可以達到更好的效果。最后進行的Matlab仿真以及硬件實現(xiàn)，結(jié)果表明，該環(huán)路可以實現(xiàn)突發(fā)與非突發(fā)情況下的高速數(shù)傳定時同步。 目前，數(shù)字通信系統(tǒng)正向高速全數(shù)字化方向發(fā)展。在全數(shù)字接收機定時同步中，主要包括兩個關(guān)鍵點：定時誤差估計和定時控制。傳統(tǒng)的定時
- 關(guān)鍵字： FPGA Matlab
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