目前伺服控制器的設計多以DSP或MCU為控制核心，但DSP的靈活性不如FPGA，且在某些環(huán)境比較惡劣的條件如高溫高壓下DSP的應用效果會大打折扣，因此以FPGA為控制核心，對應用于機載三軸伺服控制平臺的控制器進行了設計與優(yōu)化。
1 總體方案
FPGA(Field-Prograromable Gate Array，現場可編程門陣列)是在PAL，GAL，CPLD等可編程器件的基礎上進一步發(fā)展的產物。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念，內部包括可配置
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FPGA 伺服控制器
引 言
電動機是各類數控機床的重要執(zhí)行部件。要實現對電動機的精確位置控制，轉子的位置必須能夠被精確的檢測出來。光電編碼器是目前最常用的檢測器件。光電編碼器分為增量式、絕對式和混合式。其中，增量式以其構造簡單，機械壽命長，易實現高分辨率等優(yōu)點，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉只輸出一個脈沖。在應用中，經常需要對A相、B相正交脈沖按照一定的比例，即分周比進行分頻。分頻的難點是，無論設定分
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FPGA VHDL
圖中存在較多的模塊，因此在此將每個模塊的功能做簡單介紹：
另外，Clock_Control模塊為綜合模塊，內部包含了時、分、秒、時鐘計數器模塊和時間設定模塊，該模塊的內部結構這里小梅哥不做過多介紹，詳細請參看代碼。
五、 代碼組織方式
本實驗主要學習由頂向下的設計流程，代碼均為常見風格，這里不多做介紹。希望讀者能夠通過代碼架構，學習領會這種自頂向下的設計結構的優(yōu)勢。
六、 關鍵代碼解讀
本設計中，頂層模塊主要實現了各個模塊的例化和數碼管顯示使能的多路控制，相信看了圖4
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FPGA 數碼鐘
對FPGA技術來說，早期研發(fā)在5年前就已開始嘗試采用多核和硬件協處理加速技術朝系統(tǒng)并行化方向發(fā)展。在實際設計中，FPGA已經成為CPU的硬件協加速器，很多芯片廠商采用了硬核或軟核CPU+FPGA的模式，今后這一趨勢也將繼續(xù)下去。
CPU+FPGA模式的興起
賽靈思根據市場需求，率先于2010年4月28日發(fā)布了集成ARM Cortex-A9CPU和28nmFPGA的可擴展式處理平臺(Extensible Processing Platform)架構。
該公司全球市場營銷及業(yè)務開發(fā)高級副
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FPGA DSP
在線結構光視覺三維測量系統(tǒng)中，為了實現對結構光圖像線條紋中心的實時高精度提取，本文采用了極值法、閾值法和灰度重心法相結合的中心線提取方法。利用現場可編程門陣列器件(FPGA)的流水線技術以及并行技術的硬件設計來完成運算，保證了光條紋中心點的實時準確提取。實驗表明采用FPGA 實現圖像處理的專用算法能滿足圖像數據進行實時準確提取的要求。
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結構光圖像 中心線提取 FPGA 201506
本文設計實現了一款基于FPGA的PCM-FM遙測中頻接收機，在FPGA中實現遙測信號解調、位同步、幀同步等功能，系統(tǒng)碼速率、幀長、幀同步碼可靈活設置。接收機硬件結構簡單，主要包括FPGA、ADC、電源轉換芯片、USB接口芯片等常用器件，可單板實現，達到低成本、小型化設計要求。性能測試表明，中頻接收機滿足設計指標要求，目前該接收機已服務于多個項目。
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遙測系統(tǒng) 中頻接收機 位同步 幀同步 FPGA 201506
針對廣播式自動相關監(jiān)控(ADS-B)接收機存在高誤碼率的問題，設計一種基于FPGA的ADS-B接收機，通過ADC電路轉換解調后的模擬信號為數字信號，并利用FPGA的并行處理的特點，采用流水線方式處理ADS-B信號;利用有關數字濾波和數字信號提取算法，計算得到ADS-B信息，并經過PL2303HX發(fā)送電腦上位機中。實驗結果證明，可以較好地完成1090MHz ES ADS-B信號的接收，實現了內部數字信號濾波算法和CRC校驗，有效地降低設備的誤碼率。
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ADS-B FPGA 1090MHz 201506
今天是來北京的第8天了，想想過的蠻快的，在這8天里呢，由于這邊正在開SOPC的課程，自己對這方面之前只是了解過，知道有SOPC這回事，但是從來沒有接觸過，正好有這個機會讓我蹭了幾天的課，算是對這東西有了深入的了解吧。課程講的很快，短短4天的功夫就從入門講到了我認為比較難懂的方面，不過還好，經過我這幾天的消化，之前也有點基礎，理解一下還是沒什么問題的，只不過讓我去操作一個有點難度的外設的話，我估計還得下點功夫了~
講SOPC的郝老師跟我住一個屋，郝老師人很不錯，也很年輕，也是個90后，這幾天跟著郝
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FPGA SOPC
Altera推出Quartus II軟體新套件--Spectra-Q。以提高下一代可程式化元件的設計效能，縮短產品面市時間。新產品能縮短編譯時間，提供通用、快速追蹤設計輸入和置入式IP整合特性，令采用現場可編程閘陣列(FPGA)和系統(tǒng)單晶片(SoC)的設計快馬加鞭，使用者可在更高抽象層級上設計與實現，大幅縮短設計時間。
Altera軟體和IP市場資深總監(jiān)Alex Grbic表示，FPGA和SoC具有數百萬個邏輯單元的元件，支援幾百種介面的通訊協定，提供新的硬式核心功能模組，提高元件的功能，因此須
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Altera FPGA
Altera公司(NASDAQ: ALTR)今天宣布，為使用Altera現場可編程門陣列(FPGA)的系統(tǒng)設計人員提供最新版本的工業(yè)功能安全數據套裝(第3版)。安全套裝提供TÜV Rheinland認證的工具流、IP和包括Cyclone V FPGA在內的器件，使得支持IEC 61508的安全完整性等級3 (SIL3)的工業(yè)安全解決方案產品能夠更迅速面市。
在工業(yè)安全強制要求下，工業(yè)設備必須經過認證以確保承載安全功能的電氣、電子和可編程電子系統(tǒng)滿足工業(yè)標準安全指南。一般而言，這類產品必
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Altera FPGA
Altera公司今天宣布，為使用Altera現場可編程門陣列(FPGA)的系統(tǒng)設計人員提供最新版本的工業(yè)功能安全數據套裝(第3版)。安全套裝提供TÜV Rheinland認證的工具流、IP和包括Cyclone V FPGA在內的器件，使得支持IEC 61508的安全完整性等級3 (SIL3)的工業(yè)安全解決方案產品能夠更迅速面市。
在工業(yè)安全強制要求下，工業(yè)設備必須經過認證以確保承載安全功能的電氣、電子和可編程電子系統(tǒng)滿足工業(yè)標準安全指南。一般而言，這類產品必須符合IEC 61508
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Altera FPGA
脈沖信號是現代雷達主要采用的信號形式，脈沖信號頻率測量是雷達偵察中不可或缺的環(huán)節(jié)，對雷達對抗起著重要的作用。數字化處理是雷達對抗系統(tǒng)發(fā)展的趨勢之一，常用的數字測頻方法包括過零點檢測法、相位差分法、快速傅里葉變換( FFT)法和現代譜估計法。其中FFT法工程可實現性強，實時性好，且適用于寬帶偵收，因此在工程中得到廣泛應用。
本文以時寬較短( 0. 2～1μs)的正弦波脈沖信號為研究對象，分析了傳統(tǒng)FFT測頻法的不足之處，從工程應用角度分析了提高測頻精度的改進方法，并提出了基于FPGA的全數字
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脈沖信號 FPGA
一、 實驗目的
實現數碼時鐘的功能，要求能夠進行24時制時、分、秒的顯示，并能夠通過按鍵調整時間。
二、 實驗原理
通過對系統(tǒng)時鐘進行計數，獲得1S的標準信號，再以該信號為基礎，進行時、分、秒的計數，通過數碼管將該計數值顯示出來，即可實現數字鐘的功能。同時可以使用獨立按鍵對時、分、秒計數器的初始值進行設置，即可實現時間的設定。
三、 硬件設計
本實驗硬件電路簡單，用到了8個數碼管和4個獨立按鍵。硬件電路如下：
圖3-1 數字鐘電路
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FPGA 數碼鐘
電磁干擾(Electromagnetic Interference 簡稱EMI)，直譯是電磁干擾。這是合成詞，我們應該分別考慮"電磁"和"干擾"。是指電磁波與電子元件作用后而產生的干擾現象，有傳導干擾和輻射干擾兩種。傳導干擾是指通過導電介質把一個電網絡上的信號耦合(干擾)到另一個電網絡。
電源技巧：一個小小的疏忽就會毀掉EMI性能
來自離線開關電源開關節(jié)點的100fF電容會導致超出規(guī)范要求的EMI簽名。這種電容量只需寄生元件便可輕松實現，例如對漏極連
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FPGA SMPS
近日，技術分銷商駿龍科技公司發(fā)布了基于Altera MAX 10的“Mpression Odyssey(奧德賽)”物聯網開發(fā)套件和電機驅動方案。 MAX 10 FPGA是Altera新的第10代產品成員之一(注：其他第10代產品是Arria 10和Stratix 10)，采用55nm臺積電工藝制造。MAX10的定位介于CPLD(例如Altera的MAX V系列)與FPGA(例如Altera的低端FPGA—Cyclone V)之間，相比CPLD增加了Flash(閃存);相比Cyclone V缺少收發(fā)器
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駿龍 FPGA MCU 物聯網 201505
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