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基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設(shè)計
- 針對復(fù)雜算法中矩陣運算量大,計算復(fù)雜,耗時多,制約算法在線計算性能的問題,從硬件實現(xiàn)角度,研究基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設(shè)計,實現(xiàn)矩陣并行計算。首先根據(jù)矩陣運算的算法分析,設(shè)計了矩陣并行計算的硬件實現(xiàn)結(jié)構(gòu),并在Modelsim中進行功能模塊的仿真,然后將功能模塊集成一個自定制組件,并通過Avalon總線與NiosⅡ主處理器通信,作為硬件加速器。最后在FPGA芯片中構(gòu)建SoPC系統(tǒng),并在Altera DE3開發(fā)板中進行矩陣實時計算測試。測試結(jié)果驗證了基于FPGA/Nios-Ⅱ矩陣運算硬件
- 關(guān)鍵字： 硬件加速器 矩陣運算 FPGA
TD-LTE綜合測試儀表關(guān)鍵模塊的研究與實現(xiàn)
- 在對OFDM調(diào)制以及FPGA、DSP、中頻接口進行深入研究的基礎(chǔ)上，提出了一種TD-LTE系統(tǒng)中下行鏈路基帶信號發(fā)送的實現(xiàn)方案，在系統(tǒng)的設(shè)計思路和硬件資源上進行了優(yōu)化。在實際的硬件環(huán)境下，通過大量測試，驗證了該方案的可行性和有效性。
- 關(guān)鍵字： TD-LTE 基帶信號發(fā)送 FPGA
獨立分量分析中NLPCA-RLS算法IP核的設(shè)計
- 為解決實時性盲信號分離的問題,基于獨立分量分析的模型,設(shè)計出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機等進行建模,通過Quartus II綜合后在Altera FPGA器件中進行硬件仿真。仿真實驗分別采用人工生成的周期信號和真實的語音信號進行驗證。實驗結(jié)果表明,該IP核能很好的完成瞬時混合模型中盲信號的分離,具有很強的實用性。
- 關(guān)鍵字： DSPBuilder IP核 FPGA
基于FPGA具有自適應(yīng)功能的數(shù)據(jù)采集系統(tǒng)設(shè)計
- 為了滿足工業(yè)上數(shù)據(jù)采集的自適應(yīng)需要,本文采用FPGA設(shè)計實現(xiàn)了高速數(shù)據(jù)采集,整個系統(tǒng)分為高速數(shù)據(jù)采集模塊、數(shù)據(jù)緩沖模塊、數(shù)據(jù)存儲模塊。其中數(shù)據(jù)采集模塊對濾波放大后的輸入信號進行采樣,采樣率可調(diào);數(shù)據(jù)緩沖模塊負責(zé)對采樣得到的數(shù)據(jù)進行緩存:數(shù)據(jù)存儲模塊負責(zé)將緩存后的數(shù)據(jù)傳輸至存儲器進行存儲。使用Quartus Ⅱ仿真工具對各子模塊功能進行了時序仿真,最后介紹了本設(shè)計中制作的兩塊電路板并加以調(diào)試,測試結(jié)果表明本設(shè)計滿足系統(tǒng)指標(biāo)。
- 關(guān)鍵字： 自適應(yīng) 程控放大器 FPGA
大規(guī)模FPGA設(shè)計中的C/C++解決方案
- systemC和Handle-C，它們相應(yīng)的開發(fā)系統(tǒng)為：CoCentric System Stadio和Celoxica DK1。這兩種語言都是在C/C＋＋的基礎(chǔ)上根據(jù)硬件設(shè)計的需求加以改進和擴充，用戶可以在它們的開發(fā)環(huán)境編輯代碼，調(diào)用庫文件，甚至可以引進HDL程序，并進行仿真，最終生成網(wǎng)表文件，放到FPGA中執(zhí)行。
- 關(guān)鍵字： EDA技術(shù) C語言 FPGA
基于FPGA實現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)的設(shè)計
- 目前,在PCM／FM遙測體系中模擬信號采集普遍采用8位量化,全部模擬信號均歸一化到O～5 V范圍內(nèi),隨著需要采集的模擬信號的類型多樣化,勢必增加信號調(diào)理電路的多樣性,不利于系統(tǒng)的簡化和模塊化。在量化位數(shù)一定的系統(tǒng)中,被衰減處理的信號中實際量化誤差等于N倍(N是信號被衰減的倍數(shù))的最小量化誤差,因此合理的信號調(diào)理電路和A／D取值是保證量化精度的關(guān)鍵。本文提供的方式有效地解決了這個問題,既簡化了前端信號調(diào)理電路的復(fù)雜度,又充分利用了A／D轉(zhuǎn)換器的輸入電壓動態(tài)范圍和量化位數(shù)優(yōu)勢,實現(xiàn)了對多路模擬信號的自適應(yīng)采集
- 關(guān)鍵字： 數(shù)據(jù)采集 信號調(diào)理 FPGA
一種混合結(jié)構(gòu)高速LDPC編碼器的FPGA實現(xiàn)
- 分析了準(zhǔn)循環(huán)低密度奇偶校驗碼生成矩陣的結(jié)構(gòu)特點,討論了硬件可實現(xiàn)的三種常見編碼器結(jié)構(gòu),提出了一種混合結(jié)構(gòu)的FPGA實現(xiàn)方法。通過利用循環(huán)矩陣的結(jié)構(gòu)特性,增加少量硬件開銷,就可以實現(xiàn)編碼器高速編碼,滿足高速通信需求,吞吐量達1.36Gb/s。
- 關(guān)鍵字： 奇偶校驗碼 循環(huán)矩陣 FPGA
SRAM型FPGA單粒子效應(yīng)試驗研究
- 針對軍品級SRAM型FPGA的單粒子效應(yīng)特性,文中采用重離子加速設(shè)備,對Xilinx公司Virtex-II系列可重復(fù)編程FPGA中一百萬門的XQ2V1000進行輻射試驗。試驗中,被測FPGA單粒子翻轉(zhuǎn)采用了靜態(tài)與動態(tài)兩種測試方式。并且通過單粒子功能中斷的測試,研究了基于重配置的單粒子效應(yīng)減緩方法。試驗發(fā)現(xiàn)被測FPGA對單粒子翻轉(zhuǎn)與功能中斷都較為敏感,但是在注入粒子LET值達到42MeV.cm2/mg時仍然對單粒子鎖定免疫。
- 關(guān)鍵字： 單粒子效應(yīng) 重離子加速設(shè)備 FPGA
基于FPGA和DSP的微型慣導(dǎo)系統(tǒng)
- 慣導(dǎo)系統(tǒng)的硬件組成直接影響到系統(tǒng)的體積和解算速度,構(gòu)建合理的硬件系統(tǒng)直接關(guān)系到慣導(dǎo)系統(tǒng)的精度指標(biāo)。針對某小型慣導(dǎo)系統(tǒng)對體積和解算精度的特殊要求,解決已有微型慣導(dǎo)系統(tǒng)的方案缺陷,提出一種工程實用強的慣導(dǎo)系統(tǒng)。該系統(tǒng)用FPGA作為采集控制慣性傳感器的核心芯片,設(shè)計了并行采集方案,32位浮點型高速DSP實現(xiàn)慣導(dǎo)解算。經(jīng)過轉(zhuǎn)臺測試與外場試驗表明:系統(tǒng)具有抗干擾能力強、實時響應(yīng)迅速、慣性單元標(biāo)定簡便、易實現(xiàn)等優(yōu)點,系統(tǒng)指標(biāo)完全滿足原設(shè)計要求。
- 關(guān)鍵字： 慣導(dǎo)系統(tǒng) 慣性傳感器 FPGA
基于FPGA的平方根升余弦濾波器設(shè)計
- 為了滿足陸上集群無線電（TETRA）數(shù)字集群系統(tǒng)對基帶信號成形處理的要求,提出了一種用于TETRA數(shù)字集群系統(tǒng)的平方根升余弦（SRRC）濾波器設(shè)計,論述了基帶成形濾波和SRRC濾波器的基本原理,分析了窄帶調(diào)制帶寬限制、TETRA鄰道干擾限制和濾波器階數(shù)等需解決的問題,論述了濾波器參數(shù)設(shè)計和FIR濾波器FPGA實現(xiàn)等關(guān)鍵技術(shù),完成了對基于FPGA的SRRC濾波器設(shè)計的仿真分析。
- 關(guān)鍵字： 數(shù)字集群系統(tǒng) 基帶信號 FPGA
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