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DSP入門導(dǎo)讀（4）

什么是boot loader？ DSP的速度快，EPROM或flash的速度較慢，而DSP片內(nèi)的RAM很快，片外的RAM也較快。為了使DSP充分發(fā)揮它的能力，必須將程序代碼放在RAM中運(yùn)行。為了方便的將代碼從ROM中搬到RAM中，在不帶flash的DSP中，TI在出廠時(shí)固化了一段程序，在上電后完成從ROM或外設(shè)將代碼搬到用戶指定的RAM中。此段程序稱為“boot loader”。 TMS320C3x如何boot？在MC/MP
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DSP入門導(dǎo)讀（3）

DSP發(fā)展動(dòng)態(tài) 1.TMS320C2000 TMS320C2000系列包括C24x和C28x系列。C24x系列建議使用LF24xx系列替代C24x系列，LF24xx系列的價(jià)格比C24x便宜，性能高于C24x，而且LF24xxA具有加密功能。 C28x系列主要用于大存儲(chǔ)設(shè)備管理，高性能的控制場合。 2.TMS320C3x TMS320C3x系列包括C3x和VC33，主要推薦使用VC33。C3x系列是TI浮點(diǎn)DSP的基礎(chǔ)，不可能停產(chǎn)，但價(jià)格不會(huì)進(jìn)一步下調(diào)。
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DSP入門導(dǎo)讀（2）

DSP仿真器為什么必須連接目標(biāo)系統(tǒng)(Target)？ DSP的仿真器同單片機(jī)的不同，仿真器中沒有DSP，提供IEEE標(biāo)準(zhǔn)的JTAG口對DSP進(jìn)行仿真調(diào)試，所以仿真器必須有仿真對象，及目標(biāo)系統(tǒng)。目標(biāo)系統(tǒng)就是你的產(chǎn)品，上面必須有DSP。仿真器提供JTAG同目標(biāo)系統(tǒng)的DSP相接，通過DSP實(shí)現(xiàn)對整個(gè)目標(biāo)系統(tǒng)的調(diào)試。仿真工作正常對于DSP的基本要求 1)DSP電源和地連接正確。 2)DSP時(shí)鐘正確。 3)DSP的主要控制信號，如RS和HOLD信號接高電
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DSP入門導(dǎo)讀(1)

如何選擇外部時(shí)鐘？ DSP的內(nèi)部指令周期較高，外部晶振的主頻不夠，因此DSP大多數(shù)片內(nèi)均有PLL。但每個(gè)系列不盡相同。 1)TMS320C2000系列： TMS320C20x：PLL可以
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基于FPGA+PCI的并行計(jì)算平臺(tái)實(shí)現(xiàn)

　　當(dāng)前對于各種加密算法.除了有針對性的破解算法，最基本的思想就是窮舉密鑰進(jìn)行匹配，通常稱為暴力破解算法。由于暴力破解算法包含密鑰個(gè)數(shù)較多，遍歷的時(shí)間超過實(shí)際可接受的范圍。如果計(jì)算速度提高到足夠快。這種遍歷的算法因結(jié)構(gòu)設(shè)計(jì)簡便而具有實(shí)際應(yīng)用的前景。　　PCI總線(外設(shè)互聯(lián)總線)與傳統(tǒng)的總線標(biāo)準(zhǔn)——ISA總線(工業(yè)標(biāo)準(zhǔn)結(jié)構(gòu)總線)相比，具有更高的傳輸率(132MBps)、支持32位處理器及DMA和即插即用等優(yōu)點(diǎn)，用于取代ISA總線而成為目前臺(tái)式計(jì)算機(jī)的事實(shí)I/O總線標(biāo)準(zhǔn)，在普通PC機(jī)和工控機(jī)上有著廣泛的應(yīng)
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基于FPGA的分布式算法FIR濾波器設(shè)計(jì)

　　引言　　FIR(finite impulse response)濾波器是數(shù)字信號處理系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時(shí)具有嚴(yán)格的線性相頻特性，同時(shí)其單位沖激響應(yīng)是有限的，沒有輸入到輸出的反饋，是穩(wěn)定的系統(tǒng)。因此，F(xiàn)IR濾波器在通信、圖像處理、模式識別等領(lǐng)域都有著廣泛的應(yīng)用。　　目前FIR濾波器的硬件實(shí)現(xiàn)有以下幾種方式：　　一種是使用單片通用數(shù)字濾波器集成電路，這種電路使用簡單，但是由于字長和階數(shù)的規(guī)格較少，不易完全滿足實(shí)際需要。雖然可采用多片擴(kuò)展來滿足要求，但會(huì)增加體積和
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FPGA奔向45納米

　　Altera公司技術(shù)開發(fā)副總裁Mojy Chian博士來到北京，在媒體座談會(huì)上介紹了該公司45nm IC開發(fā)的情況。他說，45nm相對65nm的優(yōu)勢要比65nm相對90nm的優(yōu)勢更大，同時(shí)開發(fā)難度也更高。Altera通過選擇正確的合作伙伴、采用“第一片硅投產(chǎn)”的方法以及協(xié)作設(shè)計(jì)和工藝開發(fā)的方式來實(shí)現(xiàn)2008年45nm FPGA的生產(chǎn)。　　那個(gè)叫Moore的人真幸運(yùn)。他沒有發(fā)現(xiàn)真正的物理定律。他只不過總結(jié)并預(yù)測了半導(dǎo)體產(chǎn)業(yè)的發(fā)展規(guī)律，但他可能比大多數(shù)發(fā)現(xiàn)真正定律的物理學(xué)家都著名。說他幸運(yùn)，是因?yàn)槟莻€(gè)
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C語言平臺(tái)　縮短SoC前期設(shè)計(jì)時(shí)間

　　在設(shè)計(jì)上能減少結(jié)構(gòu)探索時(shí)間的C語言平臺(tái)，在結(jié)構(gòu)上如何以新思考突破? 　　以往半導(dǎo)體業(yè)者大多使用FPGA(Field Programmable Gate Array)製作樣品(Prototype)，接著鎖定幾項(xiàng)晶片重要規(guī)格，依此找出最適合該晶片的結(jié)構(gòu)，這種方式最大缺點(diǎn)是作業(yè)時(shí)間非常冗長。然而，C語言平臺(tái)的設(shè)計(jì)方式則是，利用軟體模擬分析檢討晶片結(jié)構(gòu)，以往FPGA平臺(tái)的樣品，大約需要半年左右的結(jié)構(gòu)探索時(shí)間，如果採用C語言平臺(tái)的設(shè)計(jì)方式，只需要花費(fèi)約2周~1個(gè)月的時(shí)間。　　目前開發(fā)最快的是日本沖電氣，以
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基于DSP的高速實(shí)時(shí)語音識別系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

　　實(shí)時(shí)語音識別系統(tǒng)中，由于語音的數(shù)據(jù)量大，運(yùn)算復(fù)雜，對處理器性能提出了很高的要求，適于采用高速DSP實(shí)現(xiàn)。雖然DSP提供了高速和靈活的硬件設(shè)計(jì)，但是在實(shí)時(shí)處理系統(tǒng)中，還需結(jié)合DSP器件的結(jié)構(gòu)及工作方式，針對語音處理的特點(diǎn)，對軟件進(jìn)行反復(fù)優(yōu)化，以縮短識別時(shí)間，滿足實(shí)時(shí)的需求。因此如何對DSP進(jìn)行優(yōu)化編程，解決算法的復(fù)雜性和硬件存儲(chǔ)容量及速度之間的矛盾，成為實(shí)現(xiàn)系統(tǒng)性能的關(guān)鍵。本文基于TMS320C6713設(shè)計(jì)并實(shí)現(xiàn)了高速實(shí)時(shí)語音識別系統(tǒng)，在固定文本的說話人辨識的應(yīng)用中效果顯著。　　1 語音識別的原理
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DSP與普通MCU的區(qū)別

考慮一個(gè)數(shù)字信號處理的實(shí)例，比如有限沖擊響應(yīng)濾波器（FIR）。用數(shù)學(xué)語言來說，F(xiàn)IR濾波器是做一系列的點(diǎn)積。取一個(gè)輸入量和一個(gè)序數(shù)向量，在系數(shù)和輸入樣本的滑動(dòng)窗口間作乘法，然后將所有的乘積加起來，形成一個(gè)輸出樣本。類似的運(yùn)算在數(shù)字信號處理過程中大量地重復(fù)發(fā)生，使得為此設(shè)計(jì)的器件必須提供專門的支持，促成了了DSP器件與通用處理器（GPP）的分流： 1 對密集的乘法運(yùn)算的支持 GPP不是設(shè)計(jì)來做密集乘法任務(wù)的，即使是一些現(xiàn)代的GPP，也要求多個(gè)指令周期來做一次乘法。而DSP處理器使用專門的硬件來實(shí)
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基于單片機(jī)和DSP的被動(dòng)聲目標(biāo)探測平臺(tái)設(shè)計(jì)

　　1 引言　　被動(dòng)聲目標(biāo)的信息一般夾雜在復(fù)雜多變的環(huán)境噪聲中，信噪比低。采用傳統(tǒng)的目標(biāo)探測，較難達(dá)到要求，必須使用先進(jìn)的檢測、定向定位算法，然而這些算法的運(yùn)算量都較大，實(shí)時(shí)實(shí)現(xiàn)有一定難度。數(shù)字信號處理器DSP的出現(xiàn)，使得先進(jìn)算法的工程實(shí)時(shí)實(shí)現(xiàn)成為可能。但系統(tǒng)的體積、功耗和可靠性又成為主要問題。本系統(tǒng)采用TI公司的低功耗5000系列DSP和微功耗430系列單片機(jī)，采用主從式通用化體系結(jié)構(gòu)設(shè)計(jì)，在滿足系統(tǒng)功能要求的前提下，對系統(tǒng)的體積、功耗和可靠性做了很大的改進(jìn)，特別適于在電池供電、功耗要求嚴(yán)格的設(shè)備
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FPGA在語音存儲(chǔ)與回放系統(tǒng)中的應(yīng)用

　　1 引言　　隨著數(shù)字信號處理器、超大規(guī)模集成電路的高速發(fā)展，語音記錄技術(shù)已從模擬錄音階段過渡到數(shù)字錄音階段。在數(shù)字化錄音技術(shù)中，壓縮后的語音數(shù)據(jù)有些存儲(chǔ)在硬盤中，有些存儲(chǔ)在帶有掉電保護(hù)功能的RAM或FLASH存儲(chǔ)器中。筆者介紹的語音存儲(chǔ)與回放系統(tǒng)，未使用專用的語音處理芯片，不需要擴(kuò)展接口電路，只利用FPGA作為核心控制器，就能完成語音信號的數(shù)字化處理，即實(shí)現(xiàn)語音的存儲(chǔ)與回放。　　2 系統(tǒng)總體結(jié)構(gòu) 　　數(shù)字化語音存儲(chǔ)與回放系統(tǒng)的基本工作原理是將模擬語音信號通過模數(shù)轉(zhuǎn)換器(A/D)轉(zhuǎn)換成數(shù)字信號
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基于FPGA的32 Kbit/s CVSD語音編解碼器的實(shí)現(xiàn)

　　64 Kbit/s的A律或μ律的對數(shù)壓擴(kuò)PCM編碼在大容量的光纖通信系統(tǒng)和數(shù)字微波系統(tǒng)中已得到廣泛應(yīng)用，但由于占用較大的傳輸帶寬和具有復(fù)雜的成幀結(jié)構(gòu)，PCM編碼不適合無線語音系統(tǒng)的應(yīng)用。連續(xù)可變斜率增量(Continuously Variable Slope Delta，CVSD)調(diào)制以其較低的應(yīng)用難度、成本和編碼速率，較好的語音質(zhì)量廣泛應(yīng)用于戰(zhàn)術(shù)通信網(wǎng)、衛(wèi)星通信、藍(lán)牙等無線語音傳輸領(lǐng)域。近年來FPGA不斷發(fā)展演化，并在構(gòu)架方面針對DSP應(yīng)用有了顯著增強(qiáng)。這些增強(qiáng)使得FPGA能夠支持各領(lǐng)域的眾多復(fù)雜D
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基于FPGA的32Kbit/s CVSD語音編解碼器的實(shí)現(xiàn)

筆者結(jié)合FPGA的靈活性、強(qiáng)大的數(shù)字信號處理能力、較短的開發(fā)周期，提出了基于FPGA的32 Kbit/s CVSD語音編解碼器。
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采用AVR單片機(jī)對FPGA進(jìn)行配置

Altera公司的ACEX、FLEX等系列的FPGA芯片應(yīng)用廣泛，但其FPGA基于SRAM結(jié)構(gòu)，決定電路邏輯功能的編程數(shù)據(jù)存儲(chǔ)于SRAM中。由于SRAM的易失性，每次上電時(shí)必須重新把編程數(shù)據(jù)裝載到SRAM中，這一過程就是FPGA的配置過程。FPGA的配置分為主動(dòng)式和被動(dòng)式。在主動(dòng)模式下，F(xiàn)PGA上電后主動(dòng)將配置數(shù)據(jù)從專用的EPROM(如EPC1，EPC2等)加載到SRAM中。被動(dòng)模式下，F(xiàn)PGA為從屬器件，由相應(yīng)的控制電路或微處理器控制配置過程，包括通過下載
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