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Altera MAX10: 計時控制
- 計時控制在之前的實驗中我們掌握了如何進行時鐘分頻、如何進行數(shù)碼管顯示與按鍵消抖的處理，那么在本節(jié)實驗之中，我們將會實現(xiàn)一個籃球賽場上常見的24秒計時器。====硬件說明====在之前的實驗中我們?yōu)樽x者詳細介紹過小腳丫MXO2板卡上的按鍵、數(shù)碼管、LED等硬件外設(shè)，在此不再贅述。本節(jié)將實現(xiàn)由數(shù)碼管作為顯示模塊，按鍵作為控制信號的輸入(包含復(fù)位信號和暫停信號)，Altera MAX10作為控制核心的籃球讀秒系統(tǒng)，實現(xiàn)框圖如下：====Verilog代碼====// *****************
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Lattice MXO2: 計時控制
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Altera MAX10: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。====硬件說明====按鍵是一種常用的電子開關(guān)，電子設(shè)計中不可缺少的輸入設(shè)備。當按下時使開關(guān)導通，松開時則開關(guān)斷開，內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 ：通常的按鍵所用的開關(guān)為機械彈性開關(guān)，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)
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Lattice MXO2: 按鍵消抖
- 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。硬件說明按鍵是一種常用的電子開關(guān)，電子設(shè)計中不可缺少的輸入設(shè)備。當按下時使開關(guān)導通，松開時則開關(guān)斷開，內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 ：通常的按鍵所用的開關(guān)為機械彈性開關(guān)，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)象而作的措施就是
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2023年慕尼黑華南電子展：EEPW&北京中科昊芯科技有限公司
- 北京中科吳芯是一家基于RISC-V指令集架構(gòu)，對標國外芯片的數(shù)字信號處理器專業(yè)供應(yīng)商。作為中國科學院科技成果轉(zhuǎn)化企業(yè)，成立于2019年，經(jīng)歷4年多的時間已經(jīng)擁有10個系列，30多款芯片產(chǎn)品。產(chǎn)品具有廣闊的市場前景，可廣泛應(yīng)用于工業(yè)控制及電機驅(qū)動、數(shù)字電源、光伏、儲能、新能源汽車、消費電子、白色家電等領(lǐng)域。中科昊芯副總經(jīng)理兼創(chuàng)始人表示：“慕尼黑電子展對于中科昊芯來說是比較重要的展會，這次也是帶來了兩款重磅產(chǎn)品——HXS320F280039C和HXS320F28379D。”RISC-V指令集架構(gòu)作為一種開源指
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Altera MAX10: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設(shè)計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
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Lattice MXO2: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。硬件說明流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設(shè)計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
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利用搭載全域硬2D NoC的FPGA器件去完美實現(xiàn)智能化所需的高帶寬低延遲計算
- 隨著大模型、高性能計算、量化交易和自動駕駛等大數(shù)據(jù)量和低延遲計算場景不斷涌現(xiàn)，加速數(shù)據(jù)處理的需求日益增長，對計算器件和硬件平臺提出的要求也越來越高。發(fā)揮核心器件內(nèi)部每一個計算單元的作用，以更大帶寬連接內(nèi)外部存儲和周邊計算以及網(wǎng)絡(luò)資源，已經(jīng)成為智能化技術(shù)的一個重要趨勢。這使得片上網(wǎng)絡(luò)（Network-on-Chip）這項已被提及多年，但工程上卻不容易實現(xiàn)的技術(shù)再次受到關(guān)注。作為一種被廣泛使用的硬件處理加速器，F(xiàn)PGA可以加速聯(lián)網(wǎng)、運算和存儲，其優(yōu)點包括計算速度與ASIC相仿，也具備了高度的靈活性，能夠為數(shù)據(jù)
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AMD Kria K24 SOM：為邊緣應(yīng)用節(jié)約功耗、縮小尺寸
- 無論是電動汽車（ EV ）充電站的逆變器控制，還是手持式醫(yī)療設(shè)備的傳感器融合，抑或是發(fā)電系統(tǒng)、公共交通、自動化多軸工業(yè)機器人和醫(yī)療設(shè)備的電機控制。邊緣端數(shù)字信號處理（ DSP ）密集型應(yīng)用都有著獨特的要求。其中一項要求在于，需要滿足邊緣應(yīng)用的空間和功耗限制，并且適應(yīng)持續(xù)不斷的變化。與此同時，無論在設(shè)計、制造、上市還是持續(xù)的產(chǎn)品管理方面，嵌入式系統(tǒng)架構(gòu)師和應(yīng)用開發(fā)人員均面臨著快速采取行動以及簡化流程的壓力。推出 AMD Kria K24 系統(tǒng)模塊我很高興地告訴大家，AMD 正擴展自適應(yīng) Kria? 系統(tǒng)模塊
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Altera MAX10: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計，接下來我們將學習時序邏輯的設(shè)計。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計，但是通過語言設(shè)計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通
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Lattice MXO2: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計，接下來我們將學習時序邏輯的設(shè)計。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計，但是通過語言設(shè)計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通過計數(shù)器計數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示
- 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設(shè)計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平
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Lattice MXO2: 2位7段數(shù)碼管顯示
- 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。硬件說明數(shù)碼管是工程設(shè)計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平信號就可以使相應(yīng)
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Altera MAX10: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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歡迎您創(chuàng)建該詞條，闡述對fpga+dsp的理解，并與今后在此搜索fpga+dsp的朋友們分享。 創(chuàng)建詞條
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