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            FPGA實(shí)戰(zhàn)開發(fā)技巧(13)

            • FPGA實(shí)戰(zhàn)開發(fā)技巧(13)-基于IP的設(shè)計(jì)已成為目前FPGA設(shè)計(jì)的主流方法之一,本章首先給出IP的定義,然后以FFT IP核為例,介紹賽靈思IP核的應(yīng)用。
            • 關(guān)鍵字: FPGA  賽靈思  IP核  

            FPGA實(shí)戰(zhàn)開發(fā)技巧(12)

            • FPGA實(shí)戰(zhàn)開發(fā)技巧(12)-在大規(guī)模設(shè)計(jì)的調(diào)試應(yīng)該按照和設(shè)計(jì)理念相反的順序,從底層測試,主要依靠ChipScope Pro 工具。下面主要介紹ChipScope Pro、FPGA Editor 組件的使用方法。
            • 關(guān)鍵字: FPGA  Xilinx  

            FPGA實(shí)戰(zhàn)開發(fā)技巧(11)

            • FPGA實(shí)戰(zhàn)開發(fā)技巧(11)-在串行模式下,需要微處理器或微控制器等外部主機(jī)通過同步串行接口將配置數(shù)據(jù)串行寫入FPGA芯片,其模式選擇信號M[2:0]=3’b111
            • 關(guān)鍵字: FPGA  賽靈思  

            FPGA中的多時(shí)鐘域設(shè)計(jì)

            • FPGA中的多時(shí)鐘域設(shè)計(jì)-在一個(gè)SOC設(shè)計(jì)中,存在多個(gè)、獨(dú)立的時(shí)鐘,這已經(jīng)是一件很平常的事情了。大多數(shù)的SOC器件都具有很多個(gè)接口,各個(gè)接口標(biāo)準(zhǔn)都可能會使用完全不同的時(shí)鐘頻率。
            • 關(guān)鍵字: FPGA  多時(shí)鐘域  

            組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松

            • 組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松-對于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計(jì)人員來說,I/O引腳分配是必須面對的眾多挑戰(zhàn)之一。
            • 關(guān)鍵字: 賽靈思  FPGA  

            基于DSP的無線傳感器網(wǎng)絡(luò)定位設(shè)計(jì)

            • 基于DSP的無線傳感器網(wǎng)絡(luò)定位設(shè)計(jì)-無線傳感器網(wǎng)絡(luò)(Wireless Sensor Network, WSN)具有信息采集、傳輸、處理的功能和動態(tài)的拓?fù)浣Y(jié)構(gòu)。微小型傳感器節(jié)點(diǎn)具有計(jì)算能力、通信能力,將其部署在監(jiān)控區(qū)域內(nèi),構(gòu)成可以自主完成自組織特定任務(wù)的WSN智能網(wǎng)絡(luò)信息系統(tǒng),無線傳感器節(jié)點(diǎn)在監(jiān)控區(qū)域內(nèi)實(shí)現(xiàn)自定位。
            • 關(guān)鍵字: 無線傳感器  dsp  無線傳感器網(wǎng)絡(luò)  

            FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案

            • FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案-本文針對由FPGA構(gòu)成的高速數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題,提出FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)串行通信的解決方案。
            • 關(guān)鍵字: FPGA  串行通信  

            FPGA與DSPs高速互聯(lián)的方案

            • FPGA與DSPs高速互聯(lián)的方案-DSP與FPGA高速的數(shù)據(jù)傳輸有三種常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 現(xiàn)場可編程邏輯門陣列) 設(shè)計(jì) FIFO的接口電路,即可實(shí)現(xiàn)高速互聯(lián)。
            • 關(guān)鍵字: FPGA  DSPs  

            FPGA設(shè)計(jì)中對輸入信號的處理

            • FPGA設(shè)計(jì)中對輸入信號的處理-一般來說,在全同步設(shè)計(jì)中,如果信號來自同一時(shí)鐘域,各模塊的輸入不需要寄存。只要滿足建立時(shí)間,保持時(shí)間的約束,可以保證在時(shí)鐘上升沿到來時(shí),輸入信號已經(jīng)穩(wěn)定,可以采樣得到正確的值。
            • 關(guān)鍵字: FPGA  全同步設(shè)計(jì)  

            3系列FPGA中使用LUT構(gòu)建分布式RAM(4)

            • 3系列FPGA中使用LUT構(gòu)建分布式RAM(4)-前面講了分布式RAM的方方面面,下面以RAM_16S為例,分別給出其在VHDL和Verilog HDL下面的模板代碼(在ISE Project Navigator中選擇 Edit--- Language Templates,然后選擇VHDL 或者Verilog, 最后是Synthesis Templates --- RAM,在中也有具體調(diào)用過程的描述)
            • 關(guān)鍵字: FPGA  LUT  RAM  

            3系列FPGA中使用LUT構(gòu)建分布式RAM(3)

            • 3系列FPGA中使用LUT構(gòu)建分布式RAM(3)-前面簡要介紹了Spartan-3系列FPGA中分布式RAM的基本特性。為什么不從更高級的Virtex系列入手呢?我仔細(xì)看了一下各個(gè)系列的介紹、對比,Spartan系列基本就是Virtex系列的精簡版,其基本原理是一樣的,所以從簡單的入手來融會貫通未嘗不是一個(gè)好辦法。
            • 關(guān)鍵字: FPGA  LUT  RAM  

            3系列FPGA中使用LUT構(gòu)建分布式RAM(1)

            • 3系列FPGA中使用LUT構(gòu)建分布式RAM(1)-在賽靈思Spartan-3、3E等系列的FPGA中,其邏輯單元CLB中一般含有不同數(shù)量的單端口RAM(SRAM)或者雙端口RAM(DRAM),這里的“單”或者“雙”是由我們開發(fā)人員定義的。
            • 關(guān)鍵字: FPGA  LUT  RAM  

            3系列FPGA中使用LUT構(gòu)建分布式RAM(2)

            • 3系列FPGA中使用LUT構(gòu)建分布式RAM(2)-帶有異步寫/同步讀的SRAM,其中的同步讀取可以使用與分布式RAM相關(guān)聯(lián)的觸發(fā)器實(shí)現(xiàn)。
            • 關(guān)鍵字: FPGA  LUT  RAM  

            工程師對于有關(guān)FPGA項(xiàng)目的九大感言

            • 工程師對于有關(guān)FPGA項(xiàng)目的九大感言-要和人配合。以我們做硬件的工程師為例,測試的時(shí)候一般都需要軟件的配合,一個(gè)對硬件來說無比復(fù)雜的工作,可能在軟件工程師看來就是幾行簡單的代碼。
            • 關(guān)鍵字: FPGA  

            未來只有懂FPGA開發(fā)的人才堪稱計(jì)算機(jī)專家?

            • 未來只有懂FPGA開發(fā)的人才堪稱計(jì)算機(jī)專家?-由于微電子和超大規(guī)模集成電路工藝技術(shù)設(shè)備的缺失,使國人根本沒有條件能夠自由地進(jìn)入這個(gè)領(lǐng)域體驗(yàn),這是一個(gè)嚴(yán)重的問題。
            • 關(guān)鍵字: FPGA  嵌入式  計(jì)算機(jī)  
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