asic-to-fpga 文章進(jìn)入asic-to-fpga技術(shù)社區(qū)

利用Virtex-5 FPGA實現(xiàn)更高性能的方法

在FPGA系統(tǒng)設(shè)計中，要達(dá)到性能最大化需要平衡具有混合性能效率的元器件，包括邏輯構(gòu)造(fabric)、片上存儲器、DSP和I/O帶寬。在本文中，我將向你解釋怎樣能在追求更高系統(tǒng)級性能的過程中受益于Xilinx? 的Virtex?-5 FPGA構(gòu)建模塊，特別是新的ExpressFabric?技術(shù)。以針對邏輯和算術(shù)功能的量化預(yù)期性能改進(jìn)為例，我將探究ExpressFabric架構(gòu)的主要功能?；趯嶋H客戶設(shè)計的基準(zhǔn)將說明Virtex-5ExpressFabric技術(shù)性能平均比前一代Virtex-4 FPGA要高
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可重構(gòu)計算技術(shù)將漸入民用領(lǐng)域

可重構(gòu)計算（Reconfigurable Computing）技術(shù)是指在軟件的控制下，利用系統(tǒng)中的可重用資源（如FPGA等可重構(gòu)邏輯器件），根據(jù)應(yīng)用的需要重新構(gòu)造一個新的計算平臺，達(dá)到接近專用硬件設(shè)計的高性能。它避免了微處理器計算模式因為取指、譯碼等步驟導(dǎo)致的性能損失，同時也消除了專用集成電路（ASIC）計算模式因為前期設(shè)計制造的復(fù)雜過程帶來的高代價和不可重用等缺陷。從某種意義上來說，可重構(gòu)計算技術(shù)并不是什么新技術(shù)，
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FPGA實現(xiàn)的FIR算法在汽車動態(tài)稱重儀中的應(yīng)用

引言車輛在動態(tài)稱重時，作用在平臺上的力除真實軸重外，還有許多因素產(chǎn)生的干擾力，如：車速、車輛自身諧振、路面激勵、輪胎驅(qū)動力等，給動態(tài)稱重實現(xiàn)高精度測量造成很大困難。若在消除干擾的過程中采用模擬方法濾波，參數(shù)則不能過大，否則將產(chǎn)生過大的延遲導(dǎo)致不能實現(xiàn)實時處理，從而造成濾波后的信號仍然含有相當(dāng)一部分的噪聲。所以必須采用數(shù)字濾波消除干擾。 FIR濾波的原理及實現(xiàn) 本文采用FIR數(shù)字濾波，其原理如公式1所示。 Y(n)= (1) 其中h(k)為系統(tǒng)濾波參數(shù)，x(n)為采集的信號，
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低功耗FPGA設(shè)計技術(shù)

一、前言　　　　隨著系統(tǒng)功率預(yù)算的不斷緊縮，迫切需要新型低功率元器件。對通信基礎(chǔ)設(shè)施而言，電路板冷卻、機(jī)箱體積小型化以及系統(tǒng)可靠性在系統(tǒng)設(shè)計中都起著重要的作用。對e-應(yīng)用，電池壽命、熱耗散和小體積尺寸是主要的設(shè)計難點。選用智能器件，輔以正確的設(shè)計技巧增加了符合功率預(yù)算的可能性。盡管可編程邏輯器件（PLD）有很好的性能，然而卻以犧牲功耗為代價。Actel公司的抗熔斷型FPGA提供低功耗且高性能應(yīng)用的理想解決方案。本文涵蓋Actel eX系列以及SX/SX-A系列器件，詳細(xì)描述了器件的結(jié)構(gòu)特點與設(shè)計技巧。
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賽靈思推出系統(tǒng)性能最高、編譯時間最快的ISE WEBPACK 9.1i設(shè)計套件

可免費下載并同時支持Windows和Linux平臺的設(shè)計套件，能降低平均10%的動態(tài)功耗并提供擴(kuò)展的FPGA器件支持 2007年1月30日，北京 - 全球領(lǐng)先的可編程邏輯解決方案提供商賽靈思公司(Xilinx, Inc.) (NASDAQ:XLNX) 日前宣布推出最新版本、可免費下載的邏輯設(shè)計套件——集成軟件環(huán)境 (ISE™) WebPACK™ 9.1i，目前用戶可立即下載使用。這一新版本包含了使用廣泛的賽靈思 ISE Foundatio
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FPGA與CPLD的區(qū)別

管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點,但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點:①ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰＧＡ更適合于完成時序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu),而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。②ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 ③在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內(nèi)連電路的邏輯功能來編程,ＦＰＧＡ主要通過
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基于S3C44B0X的嵌入式Socket通信設(shè)計

隨著微電子技術(shù)的不斷創(chuàng)新和發(fā)展，嵌入式系統(tǒng)已經(jīng)廣泛滲透到科學(xué)研究、工程設(shè)計、國防軍事、自動化控制領(lǐng)域以及人們?nèi)粘Ｉ畹姆椒矫婷?。由嵌入式微控制器組成的系統(tǒng)其最明顯的優(yōu)勢就是可以嵌入到任何微型或小型儀器和設(shè)備中。嵌入式系統(tǒng)是指將應(yīng)用程序、操作系統(tǒng)與計算機(jī)硬件集成在一起的系統(tǒng)。它以應(yīng)用為中心、以計算機(jī)技術(shù)為基礎(chǔ)，而且軟硬件可以裁剪，因而是能滿足應(yīng)用系統(tǒng)對功能、可靠性、成本、體積和功耗的嚴(yán)格要求的專用計算機(jī)系統(tǒng)１。嵌入式系統(tǒng)與通信、網(wǎng)絡(luò)技術(shù)的結(jié)合可以極大地增強(qiáng)網(wǎng)絡(luò)的智能化與靈活性，拓展通信功能，從而實現(xiàn)
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意法擴(kuò)建法國創(chuàng)新系統(tǒng) 應(yīng)用SoC解決方案

意法半導(dǎo)體日前宣布公司擴(kuò)建了位于法國格勒諾布爾的專門研發(fā)系統(tǒng)級芯片(SoC)解決方案的創(chuàng)新系統(tǒng)整合中心(CIIS)。　　CIIS位于法國格勒諾布爾科技集群地區(qū)科學(xué)園Polygone Scientifique的中心，擴(kuò)建項目是新增兩個占地面積13,000m2的設(shè)施。該中心原有設(shè)施包括32,000m2辦公區(qū)、8,000m2無塵室和實驗室、1,800m2測試設(shè)施?？赏瑫r容納600名員工辦公的擴(kuò)建工程證明ST一直在履行自上個世紀(jì)7
關(guān)鍵字： SoC 解決方案意法半導(dǎo)體 SoC ASIC

一種眼科B型超聲診斷議

摘要：介紹一種以Winbond公司的W78E58單片機(jī)為控制核心，并采用FPGA和大容量FIFO等器件構(gòu)成的眼科B型超聲診斷儀。闡述了眼科超聲診斷儀的基本原理，使用FIFO作為數(shù)據(jù)共享RAM實現(xiàn)采樣和顯示相對獨立的模塊化設(shè)計方案以及FPGA在該設(shè)計中的具體應(yīng)用。 20世紀(jì)50年代初超聲探測開始應(yīng)用于醫(yī)學(xué)領(lǐng)域至今，超聲診斷技術(shù)已有了長足的進(jìn)展。超聲診斷儀更是形式多樣，型號繁多。超聲診斷儀通常按三種方法分類，它們是：①按圖像信息的獲取方法分類，由此可分為反射法超聲診斷儀、多普勒法超聲診斷儀和透射法超
關(guān)鍵字： FPGA 醫(yī)療電子專題

Nios II系統(tǒng)在數(shù)字式心電診監(jiān)測設(shè)備中的應(yīng)用

（1、武漢科技學(xué)院河北武漢 430073；2、華中科技大學(xué) 同濟(jì)醫(yī)學(xué)院河北武漢 430000） 1 引言心電檢測儀是醫(yī)學(xué)界運用廣泛的一種心電監(jiān)測設(shè)備，他主要由12導(dǎo)聯(lián)心電傳感器和心電信號處理設(shè)備兩部分組成，目前運用廣泛的數(shù)字式心電檢測儀大都是由DSP處理器外加一個單片機(jī)（MCU），通過編寫復(fù)雜的并行通訊協(xié)議來完成的，這種結(jié)構(gòu)雖然有較高的精度，但硬件設(shè)計復(fù)雜，軟件編寫煩瑣，相應(yīng)的開發(fā)周期長，研制成本高。本設(shè)計采用Altera公司先進(jìn)的SOPC（可編程片上系統(tǒng)）解決方案--以32位Nios I
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基于FPGA的數(shù)字式心率計

心率計是常用的醫(yī)學(xué)檢查設(shè)備，實時準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個參數(shù)在測量時都是必要的。　　測量心率有模擬和數(shù)字兩種方法。模擬方法是在給定的時間間隔內(nèi)計算R波（或脈搏波）的脈沖個數(shù)，然后將脈沖計數(shù)乘以一個適當(dāng)?shù)某?shù)測量心率的。這種方法的缺點是測量誤差較大、元件參數(shù)調(diào)試?yán)щy、可靠性差。數(shù)字方法是先測量相鄰R波之間的時間，
關(guān)鍵字： FPGA 醫(yī)療電子專題醫(yī)療保健類

多核SoC的嵌入式軟件開發(fā)

與幾年前相比，生產(chǎn)嵌入式應(yīng)用產(chǎn)品的oem感受到了越來越大的市場壓力，產(chǎn)品的新功能和新特性、業(yè)界新標(biāo)準(zhǔn)、市場供求、用戶對低功耗甚至零功耗的不斷追求，以及產(chǎn)品成本等越來越多的因素都會對典型嵌入式設(shè)計產(chǎn)生影響，這使得目前市場上的各種應(yīng)用產(chǎn)品，從純粹的消費電子（如蜂窩電話、mp3播放器、數(shù)碼相機(jī)）到基礎(chǔ)設(shè)備（基站、電話系統(tǒng)、wan交換機(jī)等），都產(chǎn)生了變化，這些變化促使研發(fā)人員開發(fā)更加完善和復(fù)雜的軟件，并在高端產(chǎn)品上使用大量的fpga。這些變化同時也將設(shè)計者推向了asic/soc與非傳統(tǒng)硬件模型——多核設(shè)計。
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基于S3C44B0X的嵌入式Socket通信設(shè)計

隨著微電子技術(shù)的不斷創(chuàng)新和發(fā)展，嵌入式系統(tǒng)已經(jīng)廣泛滲透到科學(xué)研究、工程設(shè)計、國防軍事、自動化控制領(lǐng)域以及人們?nèi)粘Ｉ畹姆椒矫婷?。由嵌入式微控制器組成的系統(tǒng)其最明顯的優(yōu)勢就是可以嵌入到任何微型或小型儀器和設(shè)備中。嵌入式系統(tǒng)是指將應(yīng)用程序、操作系統(tǒng)與計算機(jī)硬件集成在一起的系統(tǒng)。它以應(yīng)用為中心、以計算機(jī)技術(shù)為基礎(chǔ)，而且軟硬件可以裁剪，因而是能滿足應(yīng)用系統(tǒng)對功能、可靠性、成本、體積和功耗的嚴(yán)格要求的專用計算機(jī)系統(tǒng)１。嵌入式系統(tǒng)與通信、網(wǎng)絡(luò)技術(shù)的結(jié)合可以極大地增強(qiáng)網(wǎng)絡(luò)的智能化與靈活性，拓展通信功能，從而
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基于32位RISC處理器SoC平臺的Linux操作系統(tǒng)實現(xiàn)

引言智原科技的fie8100 soc平臺是一種低功耗、便攜式視頻相關(guān)應(yīng)用開發(fā)soc平臺，也可用于基于fa526 cpu的soc設(shè)計驗證。基于fa526的linux軟件開發(fā)套件，開發(fā)人員可將linux一2．4．19軟件環(huán)境在fie8100平臺上安裝實現(xiàn)，并完成對平臺上所有ip的驅(qū)動程序安裝和對fa526的內(nèi)部調(diào)試。 fa526介紹 fa526是一顆有著廣泛用途的32位risc處理器。它包括一個同步cpu內(nèi)核(core)、獨立的指令／數(shù)據(jù)緩存(cache)、獨立的指令／數(shù)
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PSoc的電容式非接觸感應(yīng)按鍵設(shè)計

電容式感應(yīng)技術(shù)正在迅速成為面板操作和多媒體交互的全新應(yīng)用技術(shù)，其耐用性和降低bom成本方面的優(yōu)勢，使這種技術(shù)在非接觸式操作界面上得到廣泛的應(yīng)用。本文采用psoc片上系統(tǒng)芯片，實現(xiàn)了非接觸式、穩(wěn)定可靠的電容式感應(yīng)按鍵的設(shè)計。 1 psoc片上系統(tǒng) psoc微處理器由處理器內(nèi)核、系統(tǒng)資源、數(shù)字系統(tǒng)和模擬系統(tǒng)組成。psoc片上系統(tǒng)包含8個數(shù)字模塊和12個模擬模塊。這些模塊都可進(jìn)行配置，用戶通過對這些模塊進(jìn)行配置，定義出用戶所需要的功能。數(shù)字模塊可配置成定時器、計數(shù)器、串行通信口（uarts）、crc
關(guān)鍵字： SoC ASIC