arm+fpga 文章進(jìn)入arm+fpga技術(shù)社區(qū)

2024年FPGA將如何影響AI？

隨著新一年的到來，科技界有一個話題似乎難以避開：人工智能。事實(shí)上，各家公司對于人工智能談?wù)摰萌绱酥啵瑳]有熱度才不正常！在半導(dǎo)體領(lǐng)域，大部分對于AI的關(guān)注都集中在GPU或?qū)Ｓ肁I加速器芯片（如NPU和TPU）上。但事實(shí)證明，有相當(dāng)多的組件可以直接影響甚至運(yùn)行AI工作負(fù)載。FPGA就是其中之一。對于那些了解FPGA靈活性和可編程性的人來說，這并不令人驚訝，但對許多其他人來說，這兩者之間的聯(lián)系可能并不明顯。問題的關(guān)鍵在于通過軟件讓一些經(jīng)典的AI開發(fā)工具（如卷積神經(jīng)網(wǎng)絡(luò)（CNN））針對FPGA支持的可定制電路設(shè)
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Arm帶來AI基礎(chǔ)設(shè)施關(guān)鍵技術(shù)，新一代Neoverse CSS N3和CSS V3

近年來，隨著第四次科技革命浪潮的驅(qū)動，基礎(chǔ)設(shè)施領(lǐng)域不再局限于芯片、服務(wù)器或機(jī)架，而是牽系著整個數(shù)據(jù)中心，它正在轉(zhuǎn)向更復(fù)雜的倉庫級計(jì)算。如今全球正邁入一個新的階段，即生成式人工智能（GenAI）時代，Arm認(rèn)為2024年及未來，預(yù)計(jì)將出現(xiàn)大規(guī)模的創(chuàng)新應(yīng)用。作為基礎(chǔ)設(shè)施領(lǐng)域技術(shù)變革的基石，Arm再次帶來創(chuàng)新。2024年2月22日，Arm召開技術(shù)媒體溝通會，宣布推出兩款基于全新第三代Neoverse IP構(gòu)建的新的Arm? Neoverse?計(jì)算子系統(tǒng) (CSS)，主要包括Arm Neoverse CSS V3
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AI-RAN聯(lián)盟成立，推動5G/6G網(wǎng)絡(luò)人工智能進(jìn)化

據(jù)三星官網(wǎng)消息，2月26日，AI-RAN 聯(lián)盟在巴塞羅那 MWC2024 世界通信大會上正式成立，旨在通過與相關(guān)公司合作，將人工智能（AI）技術(shù)融入蜂窩移動網(wǎng)絡(luò)的發(fā)展，推動5G及即將到來的6G通信網(wǎng)絡(luò)進(jìn)步，以改善移動網(wǎng)絡(luò)效率、降低功耗和改造現(xiàn)有基礎(chǔ)設(shè)施。據(jù)悉，該組織共有11個初始成員，其中包括：三星、ARM、愛立信、微軟、諾基亞、英偉達(dá)、軟銀等行業(yè)巨頭。聯(lián)盟將合作開發(fā)創(chuàng)新的新技術(shù)，以及將這些技術(shù)應(yīng)用到商業(yè)產(chǎn)品中，為即將到來的 6G 時代做好準(zhǔn)備。據(jù)了解，AI-RAN 聯(lián)盟將重點(diǎn)關(guān)注三大研究和創(chuàng)新領(lǐng)域：AI
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Verilog HDL基礎(chǔ)知識9之代碼規(guī)范示例

2.Verilog HDL 代碼規(guī)范模板示例//******************************************************** // // Copyright(c)2016, ECBC // All rights reserved // // File name
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Verilog HDL基礎(chǔ)知識9之代碼規(guī)范

1.RTL CODE 規(guī)范1.1標(biāo)準(zhǔn)的文件頭在每一個版塊的開頭一定要使用統(tǒng)一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權(quán)等必要信息。統(tǒng)一使用以下的文件頭：其中*為必需的項(xiàng)目//******************************************************** // // Copyright(c)2016, ECBC // All rights&nbs
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詳解CPLD/FPGA架構(gòu)與原理

可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模
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AI 數(shù)據(jù)分析性能提升至高 196%，Arm 推出新一代 Neoverse 數(shù)據(jù)中心計(jì)算平臺

IT之家 2 月 22 日消息，Arm 于昨日公布了新一代的 Neoverse 數(shù)據(jù)中心計(jì)算平臺，包括 Neoverse V3、N3 兩種處理器設(shè)計(jì)和 Neoverse S3 系統(tǒng) IP。這兩款處理器在設(shè)計(jì)上專為嚴(yán)苛 AI 負(fù)載優(yōu)化設(shè)計(jì)，相較上代產(chǎn)品大幅提升 AI 性能。IT之家從公開資料了解到，Arm 于去年推出了 Neoverse CSS 運(yùn)算子系統(tǒng)，提供包含處理器設(shè)計(jì)的一攬子預(yù)驗(yàn)證平臺，加速定制 SoC 上市流程，首發(fā)型號為 Neoverse CSS N2。Arm 隨后又基于 N
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Arm更新Neoverse產(chǎn)品路線圖，實(shí)現(xiàn)基于Arm平臺的AI基礎(chǔ)設(shè)施

·?Arm?宣布推出兩款基于全新第三代 Neoverse IP 構(gòu)建的新的?Arm Neoverse 計(jì)算子系統(tǒng)o?Arm Neoverse CSS V3 是高性能 V 系列產(chǎn)品組合中的首款?Neoverse CSS 產(chǎn)品；與 CSS N2 相比，其單芯片性能可提高 50% o?Arm Neoverse CSS N3 拓展了 Arm 領(lǐng)先的 N 系列 CSS 產(chǎn)品路線圖；與 CSS N2 相比，其每瓦性能可提升?20%·?在短
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Verilog HDL基礎(chǔ)知識8之綜合語句

可綜合語句1.要保證Verilog HDL賦值語句的可綜合性，在建模時應(yīng)注意以下要點(diǎn)：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever、while等。5.不使用用戶自定義原語（UDP元件）。6.盡量使用同步方式設(shè)計(jì)電路。7.除非是關(guān)鍵路徑的設(shè)計(jì)，一般不采用調(diào)用門級元件來描述設(shè)計(jì)的方法，建議采用行為語句來完成設(shè)計(jì)。8.用always過程塊描述組合邏輯，應(yīng)在敏感信號列表中列出所有的輸入信號。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實(shí)現(xiàn)設(shè)計(jì)時，應(yīng)盡量使
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Microchip推出低成本PolarFire SoC Discovery工具包加速RISC-V和FPGA設(shè)計(jì)

嵌入式行業(yè)對基于RISC-V?的開源處理器架構(gòu)的需求日益增長，但在商用芯片或硬件方面的選擇仍然有限。為了填補(bǔ)這一空白并推動創(chuàng)新，Microchip Technology Inc.（微芯科技公司）宣布推出PolarFire? SoC Discovery工具包。通過為嵌入式處理和計(jì)算加速提供用戶友好、功能豐富的開發(fā)工具包，Microchip可幫助各種水平的工程師采用新興技術(shù)。新發(fā)布的開源開發(fā)工具包具有支持Linux?和實(shí)時應(yīng)用的四核 RISC-V 應(yīng)用級處理器、豐富的外設(shè)和95K低功耗高性能FPGA邏輯元件。
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IAR推出新版IAR Embedded Workbench for Arm功能安全版

全球領(lǐng)先的嵌入式系統(tǒng)開發(fā)軟件解決方案供應(yīng)商IAR宣布：推出其旗艦產(chǎn)品IAR Embedded Workbench for Arm功能安全版的最新版本9.50.3。此次發(fā)布進(jìn)一步加強(qiáng)了IAR支持開發(fā)人員創(chuàng)建安全、可靠和符合標(biāo)準(zhǔn)的嵌入式應(yīng)用程序的承諾，涵蓋了汽車、醫(yī)療設(shè)備、工業(yè)自動化和消費(fèi)電子等多個行業(yè)。該版本中最重要的新功能是經(jīng)過認(rèn)證的C-STAT，這是專為安全關(guān)鍵應(yīng)用程序設(shè)計(jì)的靜態(tài)代碼分析工具。IAR Embedded Workbench for Arm功能安全版v9.50.3符合C++17標(biāo)準(zhǔn)，并新增了
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Verilog HDL基礎(chǔ)知識7之模塊例化

Verilog使用模塊（module）的概念來代表一個基本的功能塊。一個模塊可以是一個元件，也可以是低層次模塊的組合。常用的設(shè)計(jì)方法是使用元件構(gòu)建在設(shè)計(jì)中多個地方使用的功能塊，以便進(jìn)行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調(diào)用，但隱藏了內(nèi)部的實(shí)現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計(jì)者可以方便地對某個模塊進(jìn)行修改，而不影響設(shè)計(jì)的其他部分。在verilog中，模塊聲明由關(guān)鍵字module開始，關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個模塊必須具有一個模塊名，由它唯一地標(biāo)識這個模塊。模塊的端口列表則描述
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Verilog HDL基礎(chǔ)知識6之語法結(jié)構(gòu)

雖然 Verilog 硬件描述語言有很完整的語法結(jié)構(gòu)和系統(tǒng)，這些語法結(jié)構(gòu)的應(yīng)用給設(shè)計(jì)描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語法結(jié)構(gòu)是不能與實(shí)際硬件電路對應(yīng)起來的，比如 for 循環(huán)，它是不能映射成實(shí)際的硬件電路的，因此，Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語句來描述數(shù)字硬件電路。(2) 所
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英特爾FPGA Vision線上研討會亮點(diǎn)搶先看

繼宣布將可編程解決方案事業(yè)部 (PSG) 作為獨(dú)立業(yè)務(wù)部門運(yùn)營后，英特爾將于3月1日舉行FPGA Vision線上研討會。屆時，首席執(zhí)行官Sandra Rivera和首席運(yùn)營官Shannon Poulin將分享有關(guān)全新企業(yè)品牌、公司愿景與戰(zhàn)略，以及市場增長機(jī)會的更多信息。英特爾PSG團(tuán)隊(duì)誠邀您參加本次線上研討會，深入了解獨(dú)立運(yùn)營的全新FPGA公司，持續(xù)增長的市場及客戶需求，以及我們旨在助力行業(yè)創(chuàng)新加速的產(chǎn)品路線圖。與此同時，線上研討會還將重點(diǎn)介紹FPGA在AI領(lǐng)域的布局，即如何使AI在數(shù)據(jù)中心
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Nordic與Arm擴(kuò)展合作關(guān)系簽署最新低功耗處理器設(shè)計(jì)、軟件平臺和安全I(xiàn)P許可協(xié)議

挪威奧斯陸 – 2024年2月20日 – Nordic Semiconductor宣布與世界領(lǐng)先的半導(dǎo)體設(shè)計(jì)和軟件平臺企業(yè)Arm簽署一項(xiàng)多年期Arm Total Access (ATA)授權(quán)許可協(xié)議。ATA 保證為Nordic當(dāng)前和未來的產(chǎn)品 (包括多協(xié)議、Wi-Fi、蜂窩物聯(lián)網(wǎng)和 DECT NR+ 解決方案) 提供廣泛的Arm? IP、工具、支持和培訓(xùn)。兩家企業(yè)的合作始于 2012 年，Nordic推出采用Arm技術(shù)的nRF51?系列多協(xié)議系統(tǒng)級芯片 (SoC)。自那時起，Nordic 公司
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