基于FPGA的定時同步算法設(shè)計

• 摘要 文中對適用于高速突發(fā)通信的基于數(shù)字濾波平方的定時同步算法進(jìn)行了研究。通過對在高速數(shù)據(jù)傳輸通信中，該定時同步環(huán)路的定時誤差估計模塊進(jìn)行并行結(jié)構(gòu)實(shí)現(xiàn)，大幅降低了系統(tǒng)對于時鐘的要求，且更加易于實(shí)現(xiàn);將文中所提定時控制部分與其他文獻(xiàn)中的方法做了對比，表明所用方法可以達(dá)到更好的效果。最后進(jìn)行的Matlab仿真以及硬件實(shí)現(xiàn)，結(jié)果表明，該環(huán)路可以實(shí)現(xiàn)突發(fā)與非突發(fā)情況下的高速數(shù)傳定時同步。 目前，數(shù)字通信系統(tǒng)正向高速全數(shù)字化方向發(fā)展。在全數(shù)字接收機(jī)定時同步中，主要包括兩個關(guān)鍵點(diǎn)：定時誤差估計和定時控制。傳統(tǒng)的定時
• 關(guān)鍵字： FPGA  Gardner