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利用更高效的 LVS 調(diào)試提高生產(chǎn)率
- 簡介版圖與電路圖比較 (LVS) 驗證是片上系統(tǒng) (SOC) 設(shè)計周期中集成電路 (IC) 驗證必不可少的組 成部分，但鑒于當(dāng)今高密度且層次化的版圖、不斷提高的電路復(fù)雜性以及錯綜復(fù)雜的晶圓 代工廠規(guī)則，運(yùn)行 LVS 可能是一項耗時且資源密集的工作。全芯片 LVS 運(yùn)行不僅會將設(shè)計版 圖與電路圖網(wǎng)表進(jìn)行比較，而且通常還包含會增加 LVS 運(yùn)行時間的其他驗證，例如電氣規(guī)則 檢查 (ERC) 和短路隔離。根據(jù)設(shè)計的復(fù)雜性，調(diào)試這些設(shè)計的 LVS 結(jié)果可能同樣具挑戰(zhàn)性且耗時，進(jìn)而影響總周轉(zhuǎn)時 間 (TAT) 和計
- 關(guān)鍵字： LVS SOC IC設(shè)計 Mentor
Cadence與聯(lián)電攜手完成28納米HPC+制程先進(jìn)射頻毫米波設(shè)計流程認(rèn)證
- 聯(lián)華電子近日宣布Cadence?毫米波（mmWave）參考流程已獲得聯(lián)華電子28奈米HPC+制程的認(rèn)證。透過此認(rèn)證，Cadence和聯(lián)電的共同客戶可利用整合的射頻設(shè)計流程，加速產(chǎn)品上市時程。此完整的參考流程是基于聯(lián)電的晶圓設(shè)計套件（FDK）所設(shè)計的，其中包括具有高度自動化的電路設(shè)計、布局、簽核和驗證流程的一個實際示范電路，讓客戶可在28奈米的HPC+制程上實現(xiàn)更無縫的芯片設(shè)計。經(jīng)認(rèn)證的毫米波參考流程，支持Cadence的智慧系統(tǒng)設(shè)計?策略，使客戶加速SoC設(shè)計的卓越性。高頻射頻毫米波設(shè)計除了需要模擬和混合
- 關(guān)鍵字： EM DRC LVS PVS
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