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基于Cadence_Allegro的高速PCB設(shè)計(jì)信號完整性分析與仿真
- 摘要：信號完整性問題已成為當(dāng)今高速PCB設(shè)計(jì)的一大挑戰(zhàn)，傳統(tǒng)的設(shè)計(jì)方法無法實(shí)現(xiàn)較高的一次設(shè)計(jì)成功率，急需基于EDA軟件進(jìn)行SI仿真輔助設(shè)計(jì)的方法以解決此問題。在此主要研究了常見反射、串?dāng)_、時(shí)序等信號完整性問題
- 關(guān)鍵字： 完整性 分析 仿真 信號 設(shè)計(jì) Cadence_Allegro 高速 PCB
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