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cache 文章進入cache技術社區(qū)

GPRS傳輸效能與技術

線網(wǎng)絡是未來網(wǎng)絡發(fā)展的趨勢，除了硬設備的研發(fā)，軟件的開發(fā)也是非常重要的一環(huán)。在目前的GPRS網(wǎng)絡環(huán)境里，傳輸速度以及穩(wěn)定度仍有著不足的地方，透過各種無線網(wǎng)絡最佳化技術的實作，可提供個對于目前GPRS網(wǎng)絡環(huán)境加速2~4倍的軟件解決方案，也希望借著這個解決方案的產(chǎn)生，讓無線網(wǎng)絡的領域更加寬廣。
關鍵字： Cache GPRS IP

Cache(高速緩存)技術詳解

計算機系統(tǒng)一般都采用多級存儲器結構，這種多級存儲器的特點是從外存儲器到CPU中的寄存器逐級向上，存儲容量逐級減小，而存取速度逐級提高。Cache是一個速度等于或者接近上一級存儲器訪問速度的小容量存儲器，其中保存了下級存儲器中部分當前所需的數(shù)據(jù)，因此CPU可以直接從Cache中取得所需的數(shù)據(jù)，而不必訪問下一級存儲器。由于Cache的速度與上一級存儲器相當，因此保證了系統(tǒng)效率不會降低。
關鍵字： cache 系統(tǒng)效率最近最少使用算法

SPARC V8處理器斷點調試的設計與實現(xiàn)研究

以一款SPARC V8處理器為例，分析了處理器分級存儲系統(tǒng)中Cache和MMU對斷點調試實現(xiàn)的影響，提出有效的解決辦法，并成功應用到該處理器的調試工具中。該方法也適用于其他具有Cache和MMU的處理器斷點調試設計。
關鍵字： SPARCV8處理器 cache MMU 斷點調試

ARM存儲器之：高速緩沖存儲器Cache

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡家園
關鍵字： ARM 高速緩沖存儲器 cache

Cache在POWERPC處理器板中的應用

高速緩沖存儲器Cache技術是現(xiàn)代處理器設計中的核心技術，文中詳細討論了Cache如何應用在POWERPC計算機板中。
關鍵字： POWERPC Cache 處理器中的應用

linux dma cache

linux dma cache,說到DMA，就會想到Cache，兩者本身似乎是好不相關的事物。的確，假設DMA針對內(nèi)存的目的地址和Cache緩存的對象沒有重疊區(qū)域，DMA和Cache之間就相安無事，但是，如果有重疊呢，經(jīng)過DMA操作，Cache緩存對應的內(nèi)存的數(shù)據(jù)
關鍵字： cache dma linux

嵌入式編程的Cache原理及其需要注意的問題

1 Cache的原理

Cache即高速緩存，它的出現(xiàn)基于兩種因素：一、CPU的速度和性能提高很快，而主存速度較低且價格高；二、程序執(zhí)行的局部性特點。將速度較快而容量有限的SRAM構成Cache，可以盡可能發(fā)揮CPU的高速度。
關鍵字：需要注意問題及其原理編程 Cache 嵌入式

一種帶Cache的嵌入式CPU的設計與實現(xiàn)

一種帶Cache的嵌入式CPU的設計與實現(xiàn),摘要：基于FPGA平臺實現(xiàn)了嵌入式RISC CPU的設計。根據(jù)項目要求，實現(xiàn)指令集為MIPS CPU指令集的一個子集，分析指令處理過程，構建了嵌入式CPU的5級數(shù)據(jù)通路。分析了流水線產(chǎn)生的相關性問題，采用數(shù)據(jù)前推技術和軟件
關鍵字：實現(xiàn) 設計 CPU 嵌入式 Cache

ARM核920T性能優(yōu)化之Cache

ARM核920T性能優(yōu)化之Cache,程序在執(zhí)行過程中會頻繁的運行小范圍的循環(huán)代碼，而這些循環(huán)又會對數(shù)據(jù)存儲器的局部區(qū)域反復訪問?！　ache同時使用了時間和空間的局部性原理。如果對存儲器的訪問受時間影響，在時間上有連續(xù)性，則這種時間上密集的
關鍵字： Cache 優(yōu)化性能 920T ARM

嵌入式編程需注意的Cache機制及其原理

1 Cache的原理

Cache即高速緩存，它的出現(xiàn)基于兩種因素：一、CPU的速度和性能提高很快，而主存速度較低且價格高；二、程序執(zhí)行的局部性特點。將速度較快而容量有限的SRAM構成Cache，可以盡可能發(fā)揮CPU的高速度。
關鍵字：及其原理機制 Cache 編程注意嵌入式

Cache結構的低功耗可重構技術研究

在分析Cache性能的基礎上介紹了當前低功耗Cache的設計方法，提出了一種可重構Cache模型和動態(tài)可重構算法。Cache模型能夠在程序運行過程中改變相聯(lián)度和大小，動態(tài)可重構算法能夠在運行時針對不同的應用程序對可重構Cache進行配置。通過對Cache的動態(tài)配置，不僅可以提高Cache命中率，還能夠有效降低處理器的功耗。
關鍵字： Cache 低功耗可重構技術研究

32位DSP兩級cache的結構設計

采用自頂向下的流程設計了一款32位DSP的cache。該cache采用兩級結構，第一級采用哈佛結構，第二級采用普林斯頓結構。本文詳細論述了該cache的結構設計及采用的算法。
關鍵字：結構設計 cache 兩級 DSP 32位

共12條 1/1 1

cache介紹

　　cache ，高速緩沖存儲器，為一種特殊的存儲器子系統(tǒng)，其中復制了頻繁使用的數(shù)據(jù)以利于快速訪問。存儲器的高速緩沖存儲器存儲了頻繁訪問的 RAM 位置的內(nèi)容及這些數(shù)據(jù)項的存儲地址。當處理器引用存儲器中的某地址時，高速緩沖存儲器便檢查是否存有該地址。如果存有該地址，則將數(shù)據(jù)返回處理器；如果沒有保存該地址，則進行常規(guī)的存儲器訪問。因為高速緩沖存儲器總是比主RAM 存儲器速度快，所以當 RAM 的訪問 [ 查看詳細 ]

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