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24位、250kSPS單電源數(shù)據(jù)采集系統(tǒng)
- 優(yōu)勢(shì)和特點(diǎn)24位250kSPSADC系統(tǒng)工業(yè)信號(hào)電平單電源應(yīng)用：儀器儀表可編程邏輯控制和分布式控制系統(tǒng)電子測(cè)試和測(cè)量電路功能與優(yōu)勢(shì)對(duì)工業(yè)電平信號(hào)進(jìn)行采樣時(shí)，必須提供快速高...
- 關(guān)鍵字： 24位 250kSPS 單電源 數(shù)據(jù)采集
24位模數(shù)轉(zhuǎn)換器AD7713及其應(yīng)用
- AD7713的AD公司的24位sum;-Delta;型模數(shù)據(jù)轉(zhuǎn)換,該芯片線性度好,轉(zhuǎn)換精度高,并具有校準(zhǔn)方式多、數(shù)據(jù)轉(zhuǎn)換率可程控、功耗低(動(dòng)態(tài)工作方式下的功耗典型值為3.5mW,掉電方式下為35mu;W)等特點(diǎn),非常適合于高精度、低功耗
- 關(guān)鍵字： 7713 AD 24位 模數(shù)轉(zhuǎn)換器
基于FPGA的24×24位低功耗乘法器的設(shè)計(jì)
- 通過(guò)對(duì)現(xiàn)有編碼算法的改進(jìn)，提出一種新的編碼算法，它降低功耗的方法是通過(guò)減少部分積的數(shù)量來(lái)實(shí)現(xiàn)的。因?yàn)槌朔ㄆ鞯倪\(yùn)算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實(shí)現(xiàn)功耗的減低。在部分積的累加過(guò)程中．又對(duì)用到的傳統(tǒng)全加器和半加器進(jìn)行了必要的改進(jìn)，避免了CMOS輸入信號(hào)不必要的翻轉(zhuǎn)，從而降低了乘法器的動(dòng)態(tài)功耗。通過(guò)在Altera公司的FPGA芯片EP2CTOF896C中進(jìn)行功耗測(cè)試，給出了測(cè)試結(jié)果，并與現(xiàn)有的兩種編碼算法進(jìn)行了比較。功耗分別降低3．5％和8．4％。
- 關(guān)鍵字： FPGA 24位 低功耗 乘法器
基于AD7190內(nèi)部PGA的24位Σ-Δ模數(shù)轉(zhuǎn)換器的精密電子秤的設(shè)計(jì)
- 電路功能及優(yōu)點(diǎn)該電路是一個(gè)電子秤系統(tǒng)，它使用AD7190，超低噪聲，與內(nèi)部PGA的24位Σ-Δ型ADC。在AD7190簡(jiǎn)化了電子秤的設(shè)計(jì)，因?yàn)樵撓到y(tǒng)的大部分組成部分，包括在芯片上。
在AD7190保持了完整的輸出數(shù)據(jù)率范圍從4 - 關(guān)鍵字： 轉(zhuǎn)換器 精密 電子 設(shè)計(jì) 模數(shù) 24位 AD7190 內(nèi)部 PGA 基于
基于DS90UR905Q/906Q設(shè)計(jì)的24位FPD串并-并串轉(zhuǎn)換方案
- DS90UR905Q/906Q芯片組是5MHz-65MHz24位彩色FPD-LinkII串行化器和串并轉(zhuǎn)換器，能把并行RGB視頻接口轉(zhuǎn)換成高速串行接口。該串行總線配置通過(guò)消除時(shí)鐘和數(shù)據(jù)之間的偏移問(wèn)題極大簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，減少了連接器的引腳數(shù)，
- 關(guān)鍵字： 串并 轉(zhuǎn)換 方案 FPD 24位 DS90UR905Q/906Q 設(shè)計(jì) 基于
24位A／D轉(zhuǎn)換稱重?cái)?shù)據(jù)采集系統(tǒng)
- 摘要：研究一種用于組合秤和選別秤的高精度數(shù)據(jù)采集系統(tǒng)，采用具有24位分辨率的∑－△模數(shù)轉(zhuǎn)換器高性能片上系統(tǒng)(SoC)MSC1210和應(yīng)變式稱重傳感器設(shè)計(jì)稱重?cái)?shù)據(jù)采集系統(tǒng)。該系統(tǒng)可應(yīng)用于組合稱重設(shè)備、選別設(shè)備，并具有
- 關(guān)鍵字： 24位 D轉(zhuǎn)換 稱重 數(shù)據(jù)采集系統(tǒng)
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