加快早期設(shè)計(jì)探索和驗(yàn)證，縮短上市時(shí)間

• 芯片級(jí)驗(yàn)證的挑戰(zhàn)鑒于先進(jìn)工藝設(shè)計(jì)的規(guī)模和復(fù)雜性，而且各方為 搶先將產(chǎn)品推向市場而不斷競爭，片上系統(tǒng) (SoC) 設(shè)計(jì)團(tuán)隊(duì)沒有時(shí)間等到所有芯片模塊都全 部完成后才開始組裝芯片。因此，SoC 設(shè)計(jì)人員 通常會(huì)在模塊開發(fā)的同時(shí)開始芯片集成工作，以 便在設(shè)計(jì)周期的早期捕獲并糾正任何布線違規(guī)， 從而幫助縮短至關(guān)重要的上市時(shí)間。錯(cuò)誤在早期 階段更容易修復(fù)，而且對(duì)版圖沒有重大影響，設(shè) 計(jì)人員在此階段消除錯(cuò)誤，可以減少實(shí)現(xiàn)流片所 需的設(shè)計(jì)規(guī)則檢查 (DRC) 迭代次數(shù)（圖 1）。但是，早期階段芯片級(jí)物理驗(yàn)證面臨許多挑 戰(zhàn)
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