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	硬件描述語言(hdl)
            

            
	
            
    	
            
    	  	
            
              	
                                
            
                  

                                
            
                    
            用硬件描述語言設(shè)計復(fù)雜數(shù)字電路的優(yōu)點
            
                                                            
              
                    	
            • 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線，需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點，才能達(dá)到設(shè)計要求，這個工作量和設(shè)計周期都不是我們能想象的?，F(xiàn)在設(shè)計要求的時間和周期都很短，用原理圖這個方法顯然就不符合實際了。
              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  HDL  虛擬接口聯(lián)盟                          
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            基于CPLD/FPGA的出租車計費系統(tǒng)
            
                                                            
              
                    	
            • 介紹了出租車計費器系統(tǒng)的組成及工作原理，簡述了在EDA平臺上用單片CPLD器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計思想和實現(xiàn)過程。論述了車型調(diào)整模塊、計程模塊、計費模塊、譯碼動態(tài)掃描模塊等的設(shè)計方法與技巧。
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            • 關(guān)鍵字：
                        CPLD／PPGA  硬件描述語言  出租車計費器  MAX+PLUS軟件  數(shù)字系統(tǒng)                          
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            HDL語言種類
            
                                                            
              
                    	
            • HDL 語言在國外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語言。現(xiàn)選擇較有影響的作簡要介紹。
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            • 關(guān)鍵字：
                        HDL  VHDL  種類                          
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            Verilog HDL和VHDL的比較
            
                                                            
              
                    	
            • 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個是因為 VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個公司的私有財產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強的生命力。
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            • 關(guān)鍵字：
                        Verilog  VHDL  HDL                          
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            CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用
            
                                                            
              
                    	
            • 1 引言近年來，由于微電子學(xué)和計算機技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
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            • 關(guān)鍵字：
                        Verilog  CPLD  FPGA  HDL  漢明碼                          
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            FPGA協(xié)處理器實現(xiàn)代碼加速的設(shè)計
            
                                                            
              
                    	
            • 本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。我們還分析了通過一個涉及到基于輔助處理器單元(APU)的實際圖像顯示案例的基準(zhǔn)數(shù)據(jù)均衡決策的過程。該設(shè)計使用了在一個平臺FPGA中實現(xiàn)的一個嵌入式PowerPC。
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            • 關(guān)鍵字：
                        協(xié)處理器  代碼加速  HDL                          
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            基于FPGA的自適應(yīng)均衡器的研究與設(shè)計
            
                                                            
              
                    	
            • 摘要：近年來，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機的性能。為了適應(yīng)寬帶數(shù)字接收機的高速率特點，本文闡述了自適應(yīng)均衡器的原理并對其進(jìn)行改進(jìn)。最
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            • 關(guān)鍵字：
                        自適應(yīng)均衡器  寬帶數(shù)字接收機  FPGA  Verilog HDL                          
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            Verilog HDL設(shè)計進(jìn)階：有限狀態(tài)機的設(shè)計原理及其代碼風(fēng)格
            
                                                            
              
                    	
            • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL  和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標(biāo)準(zhǔn)目前尚未最后形
              • 
                    	                        
            • 關(guān)鍵字：
                        Verilog  HDL  進(jìn)階  代碼                            
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            Verilog HDL硬件描述語言：task和function說明語句的區(qū)別
            
                                                            
              
                    	
            • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號的值可以傳入或傳出任務(wù)和函
              • 
                    	                        
            • 關(guān)鍵字：
                        function  Verilog  task  HDL                            
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            基于FPGA的GPS數(shù)據(jù)采集器的設(shè)計與實現(xiàn)
            
                                                            
              
                    	
            •  全球定位系統(tǒng)(Clobal Position  System，GPS)能夠提供實時、全天候、全球性和高精度的服務(wù)，其廣泛應(yīng)用于各行各業(yè)中。GPS接收機通過天線單元接收衛(wèi)星信號，將信號進(jìn)行帶通濾波、下變頻混頻、AGC放大、A/D轉(zhuǎn)換等一系
              • 
                    	                        
            • 關(guān)鍵字：
                        NMEA-0183協(xié)議  現(xiàn)場可編程門陣列  硬件描述語言  協(xié)議解析                          
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            基于FPGA的高速長線陣CCD驅(qū)動電路
            
                                                            
              
                    	
            •  高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動電路設(shè)計是CCD正常工作的關(guān)鍵問題之一，CCD驅(qū)動信號時序是一組相位要求嚴(yán)格的脈沖信號，只有時序信
              • 
                    	                        
            • 關(guān)鍵字：
                        CCD  線陣  FPGA  verilog HDL                          
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            基于Verilog HDL的SVPWM算法的設(shè)計與仿真
            
                                                            
              
                    	
            • 摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點，廣泛應(yīng)用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對處理速度、實時性、可靠性較高的要求，本文利用Verilog  HDL實現(xiàn)空間矢量脈寬調(diào)制算
              • 
                    	                        
            • 關(guān)鍵字：
                        同步電動機  電壓型逆變器  Verilog HDL                          
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            一種高效網(wǎng)絡(luò)接口的設(shè)計
            
                                                            
              
                    	
            • 為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計方法，并采用Verilog HDL語言對相關(guān)模塊進(jìn)行編程，實現(xiàn)了高效傳輸功能，同時又滿足核內(nèi)路由的設(shè)計要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設(shè)計要求的仿真結(jié)果。
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            • 關(guān)鍵字：
                        片上網(wǎng)絡(luò)  網(wǎng)絡(luò)資源接口  核內(nèi)路由  Verilog HDL                          
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            基于CPLD的LCD1602顯示系統(tǒng)設(shè)計與實現(xiàn)
            
                                                            
              
                    	
            • 摘要：為了提高LCD1602顯示效果，增強抗擾能力，文章基于TOP2812開發(fā)板，依據(jù)LCD1602操作時序要求，在開發(fā)板CPLD部分實現(xiàn)了LCD1602顯示系統(tǒng)的設(shè)計。文中對
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            • 關(guān)鍵字：
                        LCD1602  顯示系統(tǒng)  時序  Vetilog HDL                          
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            混合同余法產(chǎn)生隨機噪聲的FPGA實現(xiàn)
            
                                                            
              
                    	
            • 混合同余法產(chǎn)生隨機噪聲的FPGA實現(xiàn),摘要：隨著電子對抗技術(shù)的快速發(fā)展，在有源式干擾機中需要用到數(shù)字高斯白噪聲。通過對混合同余法產(chǎn)生隨機序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
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            • 關(guān)鍵字：
                        高斯白噪聲  混合同余法  FPGA  Verilog HDL                          
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