在傳統的多載波通信系統中，整個系統頻帶被劃分為若干個互相分離的子信道(載波)。載波之間有一定的保護間隔，接收端通過濾波器把各個子信道分離
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OFDM 技術 基本原理
0 引言“ 數字電路與邏輯設計”、“ 可編程邏輯器件與應用”、“單片機原理與應用”是電子類相關專業(yè)的重要專業(yè)課程，在電工電
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DDS PLD 單片機
Linux是一套免費使用和自由傳播的類UNIX操作系統，主要用于基于Intel x86系列CPU的計算機上。Linux系統是由全世界各地的成千上萬的程序員設計和實現的
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Linux 技術
.KDE是什么，有什么特點?KDE項目在1996年10月發(fā)起的，其目的是在X-Window上建立一個完整易用的桌面環(huán)境。KDE現在除了擁有KFM(類似于IE4.0)、KPresenter(類似Powe
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Linux 技術
電路圖也可見：
連線說明：
MCU-1602(1602可以用4根數據線，傳2次數據，編程稍微復雜點)
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PC0-RS
PC1-RW
PC2-E
PC4-D4
PC5-D5
PC6-D6
PC7-D7
MCU-Key
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PD0-DOWN
PD1-LEFT
PD2-START
PD3-RIGHT
PD4-UP
PD5-HS
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MSP430 DDS
在32位單片機盛行的今天，探討8位單片機市場是否還有發(fā)展前途的文章很多。本文走訪了8位單片機銷售額最大的廠商——Microchip，了解到8位單片機的技術市場及該公司的發(fā)展策略。
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單片機 8位 技術 市場 201510
結合數字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點，研制并設計了以DDS芯片AD9954和集成鎖相芯片ADF4113構成的高分 辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進行了分析和仿真，從仿真和測試結果看，該頻率合成器達到了設計目標。該頻率合成器的輸出頻率范圍為 594～999 MHz，頻率步進為5 Hz，相位噪聲為-91dBc。
DDS的參考信號由晶振產生，其頻率為fref。DDS輸出的信號頻率為fDDS，頻率值由頻率控制字(FTW)控制。鎖相環(huán)
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DDS PLL
隨著在雷達探測、儀表測量、化學分析等領域研究的不斷深入，不僅要求定性的完成目標檢測，更加需要往高精度、高分辨率成像的方向發(fā)展。一方面，產生頻率、 幅度靈活可控，尤其是低相位噪聲、低雜散的頻率源對許多儀器設備起著關鍵作用。另一方面，電子元器件實際性能參數并非理想以及來存在自外部內部的干擾，大 量的誤差因素會嚴重影響系統的準確性。雙路參數可調的信號源可有效地對系統誤差、信號通道間不平衡進行較調，并且可以產生嚴格正交或相關的信號，這在弱信 號檢測中發(fā)揮重要作用。為此本文采用雙通道DDS方法，以STM32為控
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STM32 DDS
1引言
DDS同DSP(數字信號處理)一樣，是一項關鍵的數字化技術。DDS是直接數字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時間等優(yōu)點，廣泛使用在電信與電子儀器領域，是實現設備全數字化的一個關鍵技術。在各行各業(yè)的測試應用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數發(fā)
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FPGA DDS
現代雷達面臨著綜合性電子干擾、反輻射導彈、低空和超低空突防以及目標隱身技術的等4大威脅，這就要求現代雷達具有反地物、抗積極和消極干擾、反隱身和自身生存的能力，其信號具有頻率捷變、波形參數捷變以及自適應跳頻的能力。因此對雷達信號產生器提出了越來越高的要求，要求具有寬頻帶、高精度、高穩(wěn)定以及快速跳變的能力。隨著現代電子技術的發(fā)展，高性能直接數字合成DDS(Direct DigitalSynthesis)技術、數字信號處理DSP(Digital Signal Processing)技術及大規(guī)?？删幊踢壿嬈骷?/li>
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AD9858 DDS
0 引言
跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業(yè)等各個領域。頻率合成器是跳頻系統的心臟，直接影響到跳頻信號的穩(wěn)定性和產生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產生多個所需的頻率。該方法頻率轉換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算
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DDS FPGA
高頻信號源設計是三維感應測井的重要組成部分。三維感應測井的原理是利用激勵信號源通過三個正交的發(fā)射線圈向外發(fā)射高頻信號，再通過多組三個正交的接收線圈，得到多組磁場分量，從而準確測量地層各向異性電阻率。在測井過程中，要求信號源的頻率為高頻，并且要求信號的頻率有很高的穩(wěn)定性。
產生信號的方法很多，可以采用函數發(fā)生器外接分立元件來實現，通過調節(jié)外接電容或電阻來設置輸出信號頻率。但輸出信號受外部分立器件參數影響很大，且輸出信號頻率不能太高，同時無法實現頻率步進調節(jié)。另外，采用FPGA可實現信號發(fā)生器的設計
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DSP DDS
SOPC(System on a Programmable Chip，片上可編程系統)是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I/O接口、LVDS、CDR等系統設計需要的功能模塊集成到一個可編程邏輯器件上，構建一個可編程的片上系統。它具有靈活的設計方式，軟硬件可裁減、可擴充、可升級，并具備軟硬件在系統可編程的功能。SOPC的核心器件FPGA已經發(fā)展成一種實用技術，讓系統設計者把開發(fā)新產品的時間和風險降到最小。最重要的是，具有現場可編程性的FPGA延長了產品在市場的存
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SOPC DDS Nios II Altera
本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制（SPWM）波形發(fā)生器的方法。該方法以直接數字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區(qū)時間可調的死區(qū)時間控制器，解決了傳統的模塊電路等待方法很難產生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
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VHDL SPWM DDS 死區(qū)時間 FPGA 201505
信號發(fā)生器是一種常用的信號源，廣泛應用于通信、測量、科研等現代電子技術領域。信號發(fā)生器的核心技術是頻率合成技術，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成(PLL)、直接數字合成技術(DDS)。DDS 是開環(huán)系統，無反饋環(huán)節(jié)，輸出響應速度快，頻率穩(wěn)定度高。因此直接數字頻率合成技術是目前頻率合成的主要技術之一。文中的主要內容是采用FPGA 結合虛擬儀器技術，進行DDS 信號發(fā)生器的開發(fā)[1-2]。
1 DDS 工作原理
圖1 是DDS 基本結構框圖。以正弦波信號發(fā)生器為例，利用DDS 技術
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FPGA DDS
直接數字合成（dds）技術介紹
您好，目前還沒有人創(chuàng)建詞條直接數字合成（dds）技術!
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