現(xiàn)場(chǎng)可編程門陣列（fpga）文章進(jìn)入現(xiàn)場(chǎng)可編程門陣列（fpga）技術(shù)社區(qū)

理解FPGA中的壓穩(wěn)態(tài)

FPGA 設(shè)計(jì)人員可以通過增大tMET ，采用增加同步寄存器時(shí)序余量等設(shè)計(jì)方法來提高系統(tǒng)可靠性，增大亞穩(wěn)態(tài)MTBF。Altera 確定了其 FPGA 的MTBF 參數(shù)，改進(jìn)器件技術(shù)，從而增大了亞穩(wěn)態(tài)MTBF。使用Altera FPGA 的設(shè)計(jì)人員可以利用Quartus II 軟件功能來報(bào)告設(shè)計(jì)的亞穩(wěn)態(tài)MTBF，優(yōu)化設(shè)計(jì)布局以增大MTBF。
關(guān)鍵字：壓穩(wěn)態(tài) MTBF FPGA

ACTEL FPGA在便攜式系統(tǒng)中的應(yīng)用分析

在上世紀(jì)最后的十年里，重復(fù)可編程邏輯器件大放異彩，在通信行也得到了廣泛的應(yīng)用，這一時(shí)期FPGA 競(jìng)爭(zhēng)基本上集中在容量，性能， IO 標(biāo)準(zhǔn)方面。而在便攜應(yīng)用方面因?yàn)镕PGA 的高昂的價(jià)格，驚人的功耗基本上很少應(yīng)用。
關(guān)鍵字： Actel 便攜式系統(tǒng) FPGA

用FPGA實(shí)現(xiàn)TETRA數(shù)字集群通信系統(tǒng)語(yǔ)音信道編碼中的交織器

交織技術(shù)能很好地糾正信息傳輸過程中出現(xiàn)的突發(fā)性錯(cuò)誤。在數(shù)字信息傳輸系統(tǒng)中得到了廣泛應(yīng)用。本文將在討論信息產(chǎn)業(yè)部重點(diǎn)支持發(fā)展的TETRA數(shù)字集群通信系統(tǒng)語(yǔ)音信道編碼結(jié)構(gòu)和流程的基礎(chǔ)上，重點(diǎn)研究交織技術(shù)在其語(yǔ)音信道編碼中的應(yīng)用及用FPGA實(shí)現(xiàn)該交織器的方法。
關(guān)鍵字： TETRA 數(shù)字集群 FPGA 通信系統(tǒng) 語(yǔ)音信道編碼交織器

FPGA重復(fù)配置和測(cè)試的實(shí)現(xiàn)

從制造的角度來講，F(xiàn)PGA測(cè)試是指對(duì)FPGA器件內(nèi)部的邏輯塊、可編程互聯(lián)線、輸入輸出塊等資源的檢測(cè)。完整的FPGA測(cè)試包括兩步，一是配置FPGA、然后是測(cè)試FPGA，配置FPGA是指將FPGA通過將配置數(shù)據(jù)下載編程使其內(nèi)部的待測(cè)資源連接成一定的結(jié)構(gòu)，在盡可能少的配置次數(shù)下保證FPGA內(nèi)部資源的測(cè)試覆蓋率，配置數(shù)據(jù)稱為TC，配置FPGA的這部分時(shí)間在整個(gè)測(cè)試流程占很大比例；測(cè)試FPGA則是指對(duì)待測(cè)FPGA施加設(shè)計(jì)好的測(cè)試激勵(lì)并回收激勵(lì)，測(cè)試激勵(lì)稱為TS。
關(guān)鍵字：重復(fù)配置測(cè)試 FPGA

H.264中二進(jìn)制化編碼器的FPGA實(shí)現(xiàn)

在對(duì)H．264標(biāo)準(zhǔn)中二進(jìn)制化部分研究和分析的基礎(chǔ)上，提出其FPGA電路結(jié)構(gòu)，采用并行結(jié)構(gòu)及流水線方式設(shè)計(jì)電路。該結(jié)構(gòu)經(jīng)Spartan3 FPGA實(shí)現(xiàn)，其吞吐量為每周期1 bit，最大時(shí)鐘頻率為100 MHz，能夠滿足H．264中第3級(jí)及其以上檔次實(shí)時(shí)視頻編碼的要求。
關(guān)鍵字： H.264 二進(jìn)制化編碼器 FPGA

目標(biāo)設(shè)計(jì)平臺(tái)使基于FPGA的系統(tǒng)開發(fā)易如反掌

ISE設(shè)計(jì)套件11的全功能版本將作為Virtex-6 FPGA套件的一部分推出，器件支持僅限于Vitex-6 LX240T-FF1156。Spartan-6 FPGA 套件包括ISE設(shè)計(jì)套件11 WebPACK軟件。ISE設(shè)計(jì)套件作為獨(dú)立產(chǎn)品另外提供，可提供全面的器件支持，邏輯版本的起價(jià)為2995美元?？蛻艨蓮馁愳`思網(wǎng)站免費(fèi)下載 ISE設(shè)計(jì)套件11的全功能30天評(píng)估版本。
關(guān)鍵字：目標(biāo)設(shè)計(jì)平臺(tái) Virtex-6 FPGA 系統(tǒng)開發(fā)

快閃FPGA實(shí)現(xiàn)創(chuàng)新FPGA設(shè)計(jì)

在FPGA領(lǐng)域，隨著全球市場(chǎng)“消費(fèi)化”趨勢(shì)的日益明顯，人們對(duì)于低功率、小占位面積FPGA的需求不斷增加。此外，環(huán)保節(jié)能理念日漸深入人心，也使得更多的企業(yè)開始使用低功率組件，從而降低系統(tǒng)的能耗。產(chǎn)品上市時(shí)間的縮短、效率和可靠性的提高、開發(fā)成本的降低以及對(duì)設(shè)計(jì)靈活性的高要求，使得FPGA有了愈來愈廣闊的發(fā)展空間，也變得愈加重要。
關(guān)鍵字：快閃 Actel FPGA

FPGA設(shè)計(jì)工具視點(diǎn)

作為一個(gè)負(fù)責(zé)FPGA企業(yè)市場(chǎng)營(yíng)銷團(tuán)隊(duì)工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)創(chuàng)性，F(xiàn)PGA正不斷實(shí)現(xiàn)其支持片上系統(tǒng)設(shè)計(jì)的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA在系統(tǒng)中具有越來來越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺(tái)等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。
關(guān)鍵字：設(shè)計(jì)工具 DSP FPGA ASSP

依托FPGA開發(fā)高性能網(wǎng)絡(luò)安全處理平臺(tái)

通過FPGA來構(gòu)建一個(gè)低成本、高性能、開放架構(gòu)的數(shù)據(jù)平面引擎可以為網(wǎng)絡(luò)安全設(shè)備提供性能提高的動(dòng)力。隨著互聯(lián)網(wǎng)技術(shù)的飛速發(fā)展，性能成為制約網(wǎng)絡(luò)處理的一大瓶頸問題。FPGA作為一種高速可編程器件，為網(wǎng)絡(luò)安全流量處理提供了一條低成本、高性能的解決之道。
關(guān)鍵字：高性能網(wǎng)絡(luò)安全 FPGA 處理平臺(tái)

目標(biāo)設(shè)計(jì)平臺(tái)使基于FPGA的系統(tǒng)開發(fā)易如反

賽靈思公司在正式發(fā)布新一代旗艦產(chǎn)品高性能Virtex-6和低成本Spartan-6 FPGA時(shí)，首次提出了“目標(biāo)設(shè)計(jì)平臺(tái)”的新概念。賽靈思目標(biāo)設(shè)計(jì)平臺(tái)包含五個(gè)關(guān)鍵部分：Virtex-6和Spartan-6 FPGA器件、支持和集成業(yè)界成熟設(shè)計(jì)方法的設(shè)計(jì)環(huán)境、采用業(yè)界標(biāo)準(zhǔn)FPGA多層連接器的可擴(kuò)展板和套件、提供接口的IP內(nèi)核和強(qiáng)大的參考設(shè)計(jì)。
關(guān)鍵字：目標(biāo)設(shè)計(jì)平臺(tái) 系統(tǒng)開發(fā) FPGA Virtex-6 Spartan-6

全面剖析SOPC

SOPC一詞主要是源自Altera, 其涵義是因?yàn)槟壳癈PLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上價(jià)格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因?yàn)镃PLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實(shí)現(xiàn)一個(gè)高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類似的觀念也鑒于Xilinx的Platform FPGA.
關(guān)鍵字： SOPC CPLD FPGA

利用MATLAB增強(qiáng)MAX+PLUS II的仿真功能

紹了一種利用工具軟件MATLAB強(qiáng)大的數(shù)學(xué)功能來增強(qiáng)ALTERA公司的可編程邏輯器件設(shè)計(jì)軟件MAX+PLUSII的仿真功能、提高設(shè)計(jì)品質(zhì)的方法，有較強(qiáng)的針對(duì)性。
關(guān)鍵字： matlab 仿真 FPGA

數(shù)字懸浮控制系統(tǒng)中的降噪方法及FPGA實(shí)現(xiàn)

為抑制電磁噪聲對(duì)懸浮控制系統(tǒng)的影響，介紹了一種通過避開噪聲持續(xù)時(shí)間進(jìn)行A/D采樣的方法，詳細(xì)討論了該方法的原理與實(shí)現(xiàn)。實(shí)踐表明，它能有效地防止噪聲引入控制系統(tǒng)，提高系統(tǒng)的性能
關(guān)鍵字：懸浮控制降噪 A/D采樣 FPGA

基于DSP和XC2S50嵌入式結(jié)構(gòu)的便攜數(shù)字存儲(chǔ)示波表設(shè)計(jì)

本文提出了一種基于DSP＋FPGA的嵌入式便攜數(shù)字存儲(chǔ)示波表的設(shè)計(jì)方案，充分利用微控制器技術(shù)和ASIC技術(shù)實(shí)現(xiàn)了嵌入式實(shí)時(shí)處理，很好地達(dá)到了體積小、重量輕、功能強(qiáng)、可靠性高的要求。
關(guān)鍵字：便攜式數(shù)字存儲(chǔ)示波表，數(shù)字信號(hào)處理器，現(xiàn)場(chǎng)可編程門陣列，嵌入式設(shè)計(jì)

基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及模擬信號(hào)處理的設(shè)計(jì)

基于FPGA設(shè)計(jì)的驅(qū)動(dòng)電路是可再編程的，與傳統(tǒng)的方法相比，其優(yōu)點(diǎn)是集成度高、速度快、可靠性好。若要改變驅(qū)動(dòng)電路的時(shí)序，增減某些功能，僅需要對(duì)器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實(shí)現(xiàn)驅(qū)動(dòng)電路的更新?lián)Q代。通過對(duì)TCDl50lD輸出圖像信號(hào)特征的簡(jiǎn)要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時(shí)序，再利用Quartus II 7．2軟件平臺(tái)對(duì)TCDl501D CCD驅(qū)動(dòng)時(shí)序及AD9826的采樣時(shí)序進(jìn)行了設(shè)計(jì)及結(jié)果仿真，使CCD的驅(qū)動(dòng)變得簡(jiǎn)單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對(duì)其他CCD時(shí)
關(guān)鍵字： CCD驅(qū)動(dòng)時(shí)序模擬信號(hào)處理 FPGA

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現(xiàn)場(chǎng)可編程門陣列（fpga）介紹

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